第二章VHDL结构.ppt

端口模式 IN： 数据只能从端口流入实体 OUT： 数据只能从端口流出实体 INOUT： 数据从端口流入或流出实体 BUFFER：数据从端口流出实体，同时可被内部反馈 Out与Buffer的区别 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b; end a; Entity test2 is port(a: in std_logic; b : buffer std_logic; c: out std_logic ); end test2; architecture a of test2 is begin b = not(a); c = b; end a; 类属参数说明Generic 一种端口界面常数，用来规定端口的大小、实体中子元件的数目等 与常数不同，常数只能从内部赋值而类属参量可以由实体外部赋值 数据类型通常取Integer或Time 综合器仅支持数据类型为整数的类属值。 实体举例 ENTITY black_box IS Generic ( constant width : integer := 7；); PORT ( clk, rst: IN std_logic; d: IN std_logic_vector(width DOWNTO 0); q: OUT std_logic_vector(width DOWNTO 0); co: OUT std_logic); END black_box; 实体和结构体之间的关系 * 第二章 VHDL程序结构 2.1 实体（ENTITY）? 2.2 结构体（ARCHITECTURE ） ? 2.3 块（ BLOCK ） 2.4 进程（ PROCESS ） 2.5 子程序 (SUBPROGRAM) 2.6 库 (LIBRARY) ※ 2.7 程序包 (PACKAGE) ※ 2.8 配置（CONFIGURATION） VHDL设计事例----一个2选1多路选择器 程序包 实体 结构体 VHDL程序基本结构 实体部分 描述设计实体的外部接口信号（即输入/输出信号）； 结构体 用于描述设计实体的内部电路。 包集合 存放各设计模块能共享的数据类型、常数、子程序等； 库 用于存放已编译的实体、结构体、包集合和配置。 配置 用于从库中选取所需元件安装到设计单元的实体中。 实体和结构体 是VHDL设计文件的两个基本组成部分。 2.1 实体（ENTITY） 实体的一般格式为： ENTITY 实体名 IS [类属参数说明]； [端口说明]； END； 实体中的每一个I/O信号被称为端口，其功能对应于电路 图符号的一个引脚。端口说明则是对一个实体的一组端口的定义，即对基本设计实体与外部接口的描述。端口是设计实体和外部环境动态通信的通道。 a y and2 b 实体名、端口名等均应为符合VHDL命名规则的标识符。 ENTITY、IS、END是VHDL的关键字（保留字）。 端口说明的一般格式为： PORT（端口名{，端口名}：端口模式 数据类型； 端口名{，端口名}：端口模式 数据类型）； PORT (a,b : IN STD_LOGIC; y : OUT STD_LOGIC); 端口模式 端口数 据类型 端口说明 Entity 用来说明数据传输通过该端口的方向。 IN OUT INOUT BUFFER --Error 类属参数说明是可选部分。如果需要，可使用以“GENERIC”语句来指定该设计单元的类属参数（如延时等）。 类属参数说明的格式为： GENERIC（端口名{，端口名}：[IN] 子类型 [：=初始值] {；端口名{，端口名}： [IN] 子类型 [：=初始值]} ）; ENTITY black_box IS Generic ( constant width : integer := 7；); PORT