《数字电路实训》课程设计-基于CPLD实验板的多功能数字钟设计.docVIP

《数字电路实训》 基于CPLD实验板的多功能数字钟设计 姓 名 李祖均 徐接勋 徐国健 学 号：1006020103 1006020116 1006020102 班 级： 应电101 指导教师： 左红英 基于CPLD实验板的多功能数字钟设计实训报告 一、实训目的： 1、掌握数字电路系统的设计方法和技巧； 2、掌握数字电子钟的分频器、计时器等的设计及应用； 3、掌握VHDL源程序的设计、编译和错误修改； 4、掌握的测试向量文件建立，仿真掌握器件适配的方法，设计的下载，功能测试。 二、实训要求 、 能进行正常的时、分、秒计时功能，分别由个数码管显示24小时、60分钟、60秒钟的计数器显示2、能利用实验系统上的按键实现计时状态下的“校时”与“校分”功能3、能利用蜂鸣器做整点报时4、完成电路设计后，用实验系统下载验证。 附加功能： 1、 能进行闹钟的时、分的设置，分别由个数码管显示24小时、60分钟、60秒钟的闹钟显示2、 能用实验系统上的按键实现闹钟下的“校时”与“校分”功能3、能利用蜂鸣器做闹钟报时设计思路利用VHDL语言编程将实验板上所提供的50MHZ分成1HZ和1HZ两个不同的频率，其中1HZ用来驱动计数器计时，调时和定时器的定时，1000HZ用来驱动动态扫描器。控制器，计时器，定时器，动态显示器和报时器。各个模块的实验板上所提供的50MHZ分成1HZ和1HZ两个不同的频率，其中1HZ用来驱动计数器计时，调时和定时器的定时，1000HZ用来驱动动态扫描器。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY clk_div IS PORT(CLK:IN STD_LOGIC; F10000,F1:OUT STD_LOGIC); END clk_div; ARCHITECTURE ONE OF clk_div IS SIGNAL Q0:INTEGER RANGE 0 TO 2500; SIGNAL A0:STD_LOGIC:=0; SIGNAL Q3:INTEGER RANGE 0 TO SIGNAL A3:STD_LOGIC:=0; BEGIN PROCESS(CLK,Q0) BEGIN IF(CLKEVENT AND CLK=1) THEN IF(Q0=2499) THEN Q0=0; A0=NOT ;A0; F10000=A0; ELSE Q0=Q0+1;F10000=A0; END IF; END IF; END PROCESS; PROCESS(CLK,Q3) BEGIN IF(CLKEVENT AND CLK=1) THEN IF(Q3 THEN Q3=0; A3=NOT A3; F1=A3; ELSE Q3=Q3+1;F1=A3; END IF; END IF; END PROCESS; END; 该分频器有1个输入端和2个输出端 输入端：CLK：接50MHZ 输出端：F1000:输出1000HZ频率 F1：输出1HZ频率library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity jishuqi is port(cht,cmt:in std_logic; f1clk:in std_logic; en:in std_logic; h2,h1:out std_logic_vector(3 downto 0); m2,m1:out std_logic_vector(3 downto 0); s2,s1:out std_logic_vector(3 downto 0)); end jishuqi; architecture one of jishuqi is signal q0,q1:integer range 0