PSoC系统中组织结构及内核原理分析.pptVIP

PSoC系统结构 PSoC内部可分为4部分： PSoC内核 可编程数字系统 可编程模拟系统 系统资源 PSoC总体结构图 PSoC内核 包括：CPU内核、SRAM、监控ROM（SROM）、Flash存储器、中断控制器、睡眠与看门狗、一组时钟源 CPU内核M8C采用哈佛（Harvard）结构 全面可配置的内部CPU时钟 2KB～32KB的Flash 128B~2KB的SRAM CPU内核可对所有用户单元组成的特殊功能寄存器进行存取操作，这一能力使PSoC能对其所有用户模块进行全面重构 内核的功能部件可由系统总线通过通用I/O口与外部引脚构成连接 每个引脚具有8中不同的驱动模式，不同的驱动模式为外部连接提供了强大的灵活性，引脚上高低电位变化或最近一次读操作时引脚上数据的改变都会触发一次外部中断 可编程数字系统 由1～4个数字行组成， 1个数字行包含4个基本数字单元 4个数字单元包括2个数字基本单元（DBB）和2个数字通信单元（DCB） 都可以配置为具有独立功能的数字用户模块，如：定时器、计数器、PWM等 多个DBB可以组成一个超过8位的数字用户模块 DCB可以配置成主或从SPI模块或全双工UART模块 每个DBB或DCB的输入和输出都可以通过行输入总线、行输出总线或行广播总线与其他数字单元相连，也可以经由行输入或输出中线到全局输入或输出总线与通用I/O相连 数字单元的输出也可作为模拟RC单元的时钟同步信号 可编程模拟系统 模拟阵列按列排列，1、2或4列 每一列有3个基本模拟单元 每一列的第一个单元被称为连续时间模拟单元（CT），第二、三个单元被称为开关电容模拟单元（SC） 每一列都有一个输入时钟多路选择器，可选择系统时钟或来自数字单元的时钟信号，主要用于SC单元，其大致决定了模拟输入信号的带宽 每一列还有一个模拟总线和一个比较总线 系统资源 包括： 数字时钟 带32位累加器的乘法器 采样抽取器：用于数字信号处理 I2C接口：能实现I2C主从设备功能 内部参考电压：1.3V 开关式升压泵（SMP） 模拟多路复用器 USB接口：支持5个端点，全速12Mb/S 系统复位 PSoC内核系统 PSoC内核是系统的核心部件，其总体结构如图所示 包括：CPU内核M8C、SROM 、Flash存储器、SRAM、中断控制器、通用输入输出、睡眠、看门狗、一组时钟源 M8C CPU内核 CPU内核M8C采用哈佛（Harvard）结构 处理器时钟频率范围93.7K~24MHz 24M时钟下可达4MIPS的运算能力 内部寄存器 M8C有5个内部寄存器，用于指令的运行，分别为 累加器（Accumulation，A） 索引寄存器（Index，X） 指令计数器（Program Counter，PC） 堆栈指针（Stark Pointer，SP） 标志寄存器（Flags，F） 除了指令计数器PC是16位，其余均为8位。 地址空间 M8C具有三块地址空间：ROM、RAM、寄存器 ROM包含SROM和片上Flash Flash被分配成64Byte的若干小块 寄存器地址空间（512Byte）被分配成两组，即Bank0（配置空间）和Bank1（用户空间）。通过设置标志寄存器（F）的XIO位可以实现对两组寄存器区的选择 SRAM M8C是一种8位CPU，8位地址总线用于SRAM和寄存器的寻址，寻址范围仅为256Byte。 为提高SRAM的容量，PSoC对其SRAM采用了分页存储结构。 这里需要用到3个页指针寄存器和标志寄存器的PgMode字段，由它们共同决定所访问的SRAM页，而由地址总线上的地址决定访问该页的哪个存储单元。 中断控制器 中断控制器为PSoC提供了一种程序转移机制，当中断发生时，不用考虑当前正在执行的程序和任务，就可改变流程，跳转到新的地址去执行中断处理程序。 中断处理程序结束后，程序又将接着从发生中断的地方往下执行。 中断控制器结构 由上图可以看出，一个中断从产生到传递到M8C核的中断请求端，需同时满足以下条件： 硬件中断源产生中断，如定时器溢出或GPIO引脚产生中断； INT_CLRx＝1（该中断没有被清除），即该中断成为一个提交中断（Posted Interrupt）； INT_MSKx＝1（该中断没有被屏蔽），即提交中断成为一个挂起中断（Pending Interrupt）； GIE＝1，即全局中断使能打开。 优先级编码器对在所有挂起中断中进行排序，首先送出优先级最高的中断由M8C核响应。 中断处理过程 激活中断请求 执行完当前指令 执行内部中断例程，需要耗时13个周期。在此期间，执行如下操作： 将PCH（PC［15：8］）、PCL（PC［7：0］）和CPU_F按顺序压栈； 将C