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EDA实验03—简的组合逻辑设计
电子信息工程学系实验报告
课程名称:EDA技术与实验
实验项目名称:简单的组合逻辑设计 实验时间:2011-09-26
班级:通信091 姓名:Jxairy 学号:910705131
实 验 目 的 :
掌握基本组合逻辑电路的实现方法。
初步了解两种基本组合逻辑电路的生成方法。
实 验 环 境 :
Windows 7、max+plusⅡ10等。
实 验 内 容 :
学习Verilog HDL 设计课件。
学习测试模块的编写,运行模块调用的例子并进行仿真。
设计一个字节(8位)的比较器。
要求:比较两个字节的大小,如a[7:0]大于b[7:0],则输出高电平,否则输出低电平。
实 验 过 程 :
一、测试模块的编写,模块调用的仿真:
(1)新建文本:选择菜单File下的New,出现如图3.1所示的对话框,在框中选中“Text Editor file”,按“OK”按钮,即选中了文本编辑方式。
(2)另存为Verilog编辑文件,如图3.2所示。
(3)在编辑窗口中输入程序,如图3.3所示。
图3.1 新建文本
图3.2 另存为.V编辑文件
(4)设置当前文本:在MAX+PLUS II中,在编译一个项目前,必须确定一个设计文件作为当前项目。请按下列步骤确定项目名:在File菜单中选择Project 中的Name选项,将出现Project Name 对话框:在 Files 框内,选择当前设计文件。选择“OK”。如图3.4所示。
图3.3 被调用模块代码 图3.4 设置当前仿真的文本设计
(5)打开编译器窗口:在MAX—plusⅡ菜单内选择Compiler 项,即出现如图3.5的编译器窗口。
图3.5 编译器窗口
选择Start即可开始编译,MAX+PLUS II编译器将检查项目是否有错,并对项目进行逻辑综合,然后配置到一个 Altera 器件中,同时将产生报告文件、编程文件和用于时间仿真用的输出文件。
(6)同理再新建一个文本“bbb”;另存为Verilog编辑文件在;编辑窗口中输入相应程序,如图3.6所示;编译文本。全部编译通过后,继续进行下列步骤。
(7)建立波形编辑文件:选择菜单File下的New选项,在出现的New对话框中选择“Waveform Editor File”,单击OK后将出现波形编辑器子窗口。
(8)仿真节点插入:选择菜单Node下的Enter Nodes from SNF选项,出现如图3.7所示的选择信号结点对话框。按右上侧的“List”按钮,左边的列表框将立即列出所有可以选择的信号结点,然后按中间的“=”按钮,将左边列表框的结点全部选中到右边的列表框。单击“OK”,选中的信号将出现在波形编辑器中。
图3.7 仿真节点插入
(9)输入波形设置,保存波形文件,文本仿真:单击菜单File下的Save选项,在弹出的窗口中将波形文件存在以上的同一目录中,文件取名为bbb.scf。单击MAX—plusⅡ菜单内选择Simulator选项,单击Start,接着打开Open SCF(界面如下图3.8所示),即完成模块调用的波形仿真。
图3.6 调用模块代码 图3.8 Simulator仿真
二、八位数据比较器的设计和仿真:
(1)新建文本:选择菜单File下的New,出现如图3.1所示的对话框,在框中选中“Text Editor file”,按“OK”按钮,即选中了文本编辑方式。
(2)另存为Verilog编辑文件,命名为“compare”,与图3.2类似。
(3)在编辑窗口中输入程序,如图3.9所示。
(4)设置当前文本:在 File菜单中选择Project中的Name选项,将出现Project Name 对话框:在 Files 框内,选择compare设计文件。选择“OK”。与图3.4类似。
图3.9 八位数据比较器的代码
(5)打开编译器窗口:在MAX—plusⅡ菜单内选择Compiler 项,单击Start。与图3.5类似。
(6)建立波形编辑文件:选择菜单File下的New选项,
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