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EDA实验报告 常组合逻辑电路设计
EDA实验报告
实验目的:
常用组合逻辑电路设计方法
VHDL设计思想与调试方法
LPM元件定制
电路设计的仿真验证和硬件验证
实验要求:
学习常用组合逻辑的可综合代码的编写,学习VHDL语言的编程思想与调试方法,学习通过定制LPM元件实现逻辑设计,通过波形仿真及硬件实验箱验证设计的正确与否。
实验流程:
1.利用VHDL代码实现
2.利用LPM元件定制实现
3.运用分析调试工具RTL viewer查看景软件解释生成的原理图并分析
实验具体步骤:
1.利用VHDL代码实现
(1)VHDL代码
(2)编译通过后进行波形仿真
2.利用LPM元件定制实现
(1)Tools( Mega Wizard Plug_in Manager或在图形编辑窗口空白处双击
(2)Create a new custom megafunction variation
(3)Installed Plug_Ins( Arithmetic lpm_compare
(4)然后进行相应的设置,Generate netlist ,选择要生成的文件,完成
生成的VHDL语言代码:
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY lpm;
USE lpm.all;
ENTITY lpm_compare2 IS
PORT
(
dataa : IN STD_LOGIC_VECTOR (1 DOWNTO 0);
datab : IN STD_LOGIC_VECTOR (1 DOWNTO 0);
AeB : OUT STD_LOGIC ;
AgB : OUT STD_LOGIC ;
AgeB : OUT STD_LOGIC ;
AlB : OUT STD_LOGIC ;
AleB : OUT STD_LOGIC ;
AneB : OUT STD_LOGIC
);
END lpm_compare2;
ARCHITECTURE SYN OF lpm_compare2 IS
SIGNAL sub_wire0 : STD_LOGIC ;
SIGNAL sub_wire1 : STD_LOGIC ;
SIGNAL sub_wire2 : STD_LOGIC ;
SIGNAL sub_wire3 : STD_LOGIC ;
SIGNAL sub_wire4 : STD_LOGIC ;
SIGNAL sub_wire5 : STD_LOGIC ;
COMPONENT lpm_compare
GENERIC (
lpm_representation : STRING;
lpm_type : STRING;
lpm_width : NATURAL
);
PORT (
dataa : IN STD_LOGIC_VECTOR (1 DOWNTO 0);
datab : IN STD_LOGIC_VECTOR (1 DOWNTO 0);
AgeB : OUT STD_LOGIC ;
AlB : OUT STD_LOGIC ;
AleB : OUT STD_LOGIC ;
AneB : OUT STD_LOGIC ;
AgB : OUT STD_LOGIC ;
AeB : OUT STD_LOGIC
);
END COMPONENT;
BEGIN
AgeB = sub_wire0;
AlB = sub_wire1;
AleB = sub_wire2;
AneB = sub_wire3;
AgB = sub_wire4;
AeB = sub_wire5;
lpm_compare_component : lpm_compare
GENERIC MAP (
lpm_representation = UNSIGNED,
lpm_type = LPM_COMPARE,
lpm_width = 2
)
PORT MAP (
dataa = dataa,
datab = datab,
AgeB = sub_wire0,
AlB = sub_wire1,
AleB = sub_wire2,
AneB = sub_wire3,
AgB = sub_wire4,
AeB = sub_wire5
);
END SYN;
生成的波形图:
生成的RTL viewer原理图
思考题
VHDL实体描述方式有哪些类型?优缺点是什么?
答:
(1) 结构描述:使用元件例化方法描述
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