EDA组合电路实验报告.docVIP

电信0702 1402070208 范万亮 EDA组合电路实验报告 实验目的：1.通过进行简单与非门的VHDL设计，了解、掌握好用Quartus进行设计的基本原理、方法以及其具体的步骤。 2. 用Quartus进行全加器的VHDL设计，进一步地了解用Quartus进行比较复杂的的组合电路的设计方法及其步骤。 3.掌握如何验证VHDL设计的正确与否的方法。 实验步骤： 简单与门的VHDL设计 首先，先建立一个新的工程文件夹，并选择好编译文件的语言类型，这里选择了VHDL　File，如下图所示。 建立完成后，就开始在窗口中编写程序，如图所示： 具体程序如下： entity anddoor is port(a,b:in bit; c:out bit); end entity anddoor; architecture one of anddoor is begin c = not(a and b); end architecture one； 上面的与门还可以用原理图输入的设计方法来完成： 建立了一个新的工程文件夹，选择编译文件的语言类型时，这里应该选择Block Diagram/Schematic File,如下图所示。 然后就可以通过查找各种元件并将之进行连接即可。如下图所示: 实验验证： 先在Quartus上运行，结果程序正确。如下图： 接着，设计端口的链接：点击tools-programmer,将程序文件加载到芯片中，设计端口号，a为152，b为151，c为50。然后，在机箱上拨动与a、b相对应的开关，同时观察与c相对应的指示灯，发现它们之间的关系符合与非门的关系，则证明了以上程序和作图的正确。 ２．一位全加器的VHDL设计 实验步骤： 同上所示的，先建立一个新的工程文件夹，并选择好编译文件的语言类型，这里选择VHDL　File。 设计半加器。其程序如下所示： Library ieee; Use ieee.std_logic_1164.all; entity b-adder is port(a,b:in std_logic; co,so:out std_logic); end entity b-adder; architecture fhl of b-adder is begin so = not(a xor (not b)); co = a and b; end architecture fhl； 接着，设计一或门。其程序如下所示： Library ieee; Use ieee.std_logic_1164.all; entity or2a is port(a,b:in std_logic; c:out std_logic); end entity or2a; architecture one of or2a is begin co = a or b; end architecture fhl； 然后，写全加器的顶层设计。其具体程序如下： Library ieee; Use ieee.std_logic_1164.all; entity adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end entity adder; architecture one of adder is component b_adder port (a,b:in std_logic; co,so:out std_logic); end component; component or2a port (a,b:in std_logic; c:out std_logic); end component; signal d,e,f: std_logic; begin u1:b_adder port map (a=ain,b=bin,co=d,so=e); u2:b_adder port map (a=e,b=cin,co=f,so=sum); u3: or2a port map (a=d,b=f,co=cout); end architecture fhl； 实验验证： 同上所述的，先在Quartus上运行，结果程序正确。然后通过设置端口并用与之相对应的开关与指示灯来检验程序的正确与否。不再次复述。 实验感想： 通过这次的实验，我对于Quartus、VHDL语言有了更为深刻的了解，对其的具体实验步骤、验证手段也进一步的明确了。这弥补了在课堂上少操作、无操作的缺点，与课堂形成了互补，使之前不明白不清楚的地方变得明朗，促进了对EDA的学习。