CPLD和FPGA实验指导.doc

《CPLD/FPGA应用开发技术》实验指导（经典版本已硬件测试） 第一部分 实验系统介绍：本产品由爱橙汁哥哥提供！仅作参考！ 本系统主要由CPLD主芯片（或适配器）和外围的输入输出外设构成，CPLD主芯片的所有用户可用I/O口均没有固定接入，而仅以插孔的形式存在，因此用户在设计时，可根据需要定义管脚。 EPM7128S适配器说明 环绕适配器的圆插空是将芯片所有的可用插孔直接引出，插空旁的数字/标号就是芯片上被外连的管脚号（即pin number）。用户可根据适配划分后的结果，直接用连线将对应管脚号的插孔同所选外设的接口插孔相连。以下是管脚说明。 引出接线 端口标号 位置 对应EPM7128S的 引脚号（pin number） 电特性 备注 Pin12～31 适配器左侧 Pin12～31 15个I/O 可编程输入/输出 Pin33～52 适配器下侧 Pin33～52 16个I/O 可编程输入/输出 Pin54～74 适配器右侧 Pin54～74 16个I/O 可编程输入/输出 Pin12～31 4～11 适配器上侧 Pin12～31 4～11 13个I/O 可编程输入/输出 CLK1 适配器左上方 83 CLK1 全局时钟输入 CLK2 适配器左上方 2 CLK2 全局时钟输入 CLRn 适配器左上方 1 RESET 全局清零输入 OE1n 适配器左上方 84 OE 全局使能输入 时钟源 六路单独时钟，按频率范围高低排列为：CLK0CLK1CLK2=CLK4CLK3=CLK5，其中CLK0、CLK1直接对4M晶振进行分频，CLK2、CLK3、CLK4、CLK5经过两级分频，第一级为JPCK跳线排；第二级在相应的同标号的跳线排上。 输出信号名称 调节对象 频率可调范围 JPCK 0 1 2 3 4 5 跳线排 JPCK f=4M f=4M/24 f=4M/25 f=4M/26 f=4M/27 f=4M/28 CLK 0 1 2 3 4 5 跳线排 CLK0 CLK1 CLK2 CLK3 CLK4 CLK5 f=4M～4M/28 f=4M/28～4M/214 f=JPCK～JPCK/28 f=JPCK～JPCK/28 f=JPCK/28～JPCK/214 f=JPCK/28～JPCK/214 普通输入输出器件接口 主要为开关、LED灯。 按键开关：不按为“1”，按下为“0”。 拨码开关：拨上为“1”，拨下为“0”。 LED灯：输入高电平亮、输入低电平灭。 扫描类接口外设 8位七段数码管 共阴极数码管，字形输入为a、b、c、d、e、f、g、Dp。对应标准数码管的七个段位和一个小数点，高电平有效。[SEL2,SEL1,SEL0]译码后确定哪一位数码管被点亮；若同时显示，只需要产生[SEL2,SEL1,SEL0]信号的时钟足够快（＞100Hz）。其操作类似于向8*8bit存储器中写数据。 16*16LED点阵 （1）[L0～L15]对应点阵的行输入、高电平有效。 （2）[SEL3,SEL2,SEL1,SEL0]译码后为点阵列选通，决定哪一列被点亮。若同时显示，只要产生循环地址信号的时钟足够快。其操作类似于向16*16bit存储器中写数据。 EEPROM（2864） D0～D7：EEPROM数据端 A0～A12: 地址输入端 /WE: 写使能，“0”有效 /OE: 读使能，“0”有效 /CE: 片选 第二部分 实验内容 实验一 组合逻辑电路的设计 实验目的： 掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。 加深对EPLD设计全过程的理解。 掌握组合逻辑电路的静态测试方法。 ALTERA EPM7128SLC84-15）。 实验内容： 实验设备： PC机 EDA实验箱（主芯片是 用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。 用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。 用VHDL语言输入法设计一个优先权排队电路。排队顺序为： A=1 最高优先级 B=1 次高优先级 C=1 最低优先级 要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。 实验步骤： 采用文本编辑器输入VHDL语言源程序，建立工程。 编译。 仿真。 对芯片进行编程。 根据管脚分配情况连线。 四舍五入判别电路的四个输入管脚分别与四个拨码开关相连，输出数据与LED灯相连。 开关控制电路的四个输入管脚分别与四个按键开关相连，输出管脚与LED灯相连。 优先权排队电路的A、B、C三个信号分别连三个按