EDA不同类型的移位寄存器设计报告.docx

EDA实训实验报告课程名称：不同类型的移位寄存器设计专业：13自动化指导教师：学号：姓名：提交日期：2016-7-8实验一 含同步预置功能的移位寄存器设计一、实验目的设计带有同步并预置功能的8位右移移位寄存器。二、实验内容:?CLK?是移位时钟信号，DIN是8位并行预置数据端口，LOAD是并行数据预置使能信号，QB是串行输出端口三、实验原理：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS -- 8位右移寄存器PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN --检测时钟上升沿 IF LOAD = 1 THEN REG8 := DIN; --由（LOAD=1）装载新数据ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); END IF; END IF; QB = REG8(0); -- 输出最低位END PROCESS; END behav; 引脚分配：端口名端口模式引脚CLKInputPIN_53DIN[7]InputPIN_66DIN[6]InputPIN_64DIN[5]InputPIN_62DIN[4]InputPIN_61DIN[3]InputPIN_58DIN[2]InputPIN_57DIN[1]InputPIN_56DIN[0]InputPIN_55LOADInputPIN_54QBOutputPIN_52四、实验过程：引脚设定五、实验结果：输出波形图实验二 8位串入并出移位寄存器电路的设计一、实验内容用VHDL语言实现8位串入并出移位寄存器电路的设计。二、实验原理LIBRARY IEEE;USE IEEE.Std_logic_1164.all;ENTITY text IS PORT(a, b, clr, clock: IN BIT;q : BUFFER BIT_VECTOR(0 TO 7));END text;ARCHITECTURE one OF text ISBEGIN PROCESS(a,b,clr,clock) BEGIN IF clr= 0 THEN q = ELSE IF clockEVENT AND clock = 1 THEN FOR i IN qRANGE LOOP IF i = 0 THEN q(i) = (a AND b); ELSE Q(i) = q(i-1); END IF; END LOOP; END IF; END IF; END PROCESS;END one;保存本文本。三、仿真结果建立仿真波形文件，进行时序防震，得到的仿真结果如下图1所示：图1实验三 串入串出移位寄存器设计实验目的根据实验内容中介绍的4位串入/串出移位寄存器的设计方法，设计一个8位串入/串出移位寄存器。二、实验内容在这里我们通过一个4位串入/串出移位寄存器设计过程来介绍如何设计串入/串出移位寄存器。所谓的串入/串出移位寄存器，即输入的数据是一个接着一个依序地进入，输出时一个接着一个依序地送出。三、实验连线输入信号有CLK（时钟信号）、DATA-IN（数据输入），CLK用适配器板子上的时钟端，接数字信号源的CLK5，频率调节到1Hz左右，DATA-IN接拨码开关；输出信号DATA-OUT接发光二极管。四、实验原理LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY siso ISPORT(DATA_IN :IN STD_LOGIC;CLK :IN STD_LOGIC;DATA_OUT :OUT STD_LOGIC);END siso ;ARCHITECTURE a OF siso ISSIGNAL Q: STD_LOGIC_VECTOR(