FPGA中脉冲边沿检测(Verilog)附测试文件测试结果.doc

脉冲边沿检测（Verilog） 在很多时候都要对输入脉冲进行边沿检测，如PS/2时序，ps2_data数据在ps2_clk时钟下降沿接收。 边沿检测Verilog程序代码： module DetecEdge clk,ps2_clk,rst_n,pos_ps2_clk,neg_ps2_clk ; input clk; //输入时钟 input ps2_clk; //输入要检测边沿的脉冲 input rst_n; //复位信号 output pos_ps2_clk; //上升沿标志位 output neg_ps2_clk; //下降沿标志位 reg ps2_clk_r0,ps2_clk_r1,ps2_clk_r2; //ps2_clk状态寄存器 always@ posedge clk or negedge rst_n if !rst_n begin ps2_clk_r0 1b0; ps2_clk_r1 1b0; ps2_clk_r2 1b0; end else //锁存状态 begin ps2_clk_r0 ps2_clk; ps2_clk_r1 ps2_clk_r0; ps2_clk_r2 ps2_clk_r1; end assign pos_ps2_clk ~ps2_clk_r2 ps2_clk_r1; //上升沿检测 assign neg_ps2_clk ps2_clk_r2 ~ps2_clk_r1 ; //下降沿检测 endmodule 测试文件与测试结果： ?module test; reg clk; reg ps2_clk; reg rst_n; wire pos_ps2_clk; wire neg_ps2_clk; wire p0; wire p1; wire p2; DetecEdge aaa .clk clk ,.ps2_clk ps2_clk ,.rst_n rst_n ,.pos_ps2_clk pos_ps2_clk , .neg_ps2_clk neg_ps2_clk ,.p0 p0 ,.p1 p1 ,.p2 p2 ; initial begin clk 1b1; forever #5 clk ~clk; end