第17讲_Cache.pptVIP

* 6． Cache的取算法 (1) 按需取进法 仅当Cache不命中时取进。 (2) 预取法 通常是预取直接顺序的下一块。 ① 恒预取：只要访问第i块，不论是否命中，恒发预取命令。 ② 不命中时预取：只有当访问第i块不命中时才发预取命令。 * 7． Cache的初始化（Initialization） 在初始时，Cache被认为是空的，但实际上充满无效数据。 当计算机上电或从辅存向主存加载一个完整程序时，Cache被初始化。 通常为Cache中的每个字加一个有效位（Valid bit）来表示该字是否包含有效数据。 一个字从主存装入Cache就把其有效位置1。 当把所有的有效位清零就使Cache初始化了。 (1) 统一/分离的Cache (Unified / Split Cache) 早期的设计是一个Cache既保存数据又放指令。现在多采用分离的Cache。 一个指令Cache，一个数据Cache。 Pipelined CPUs access memory from multiple points in the pipeline: instruction fetch, virtual-to-physical address translation, and data fetch The natural design is to use different physical caches for each of these points, so that no one physical resource has to be scheduled to service two points in the pipeline. 8．Cache的个数 Number of Caches 在Cache初被引入时，典型系统只有一个Cache。现在多采用多个Cache。 Thus the pipeline naturally ends up with at least two separate caches (instruction and data), each specialized to its particular role. Pipelines with separate instruction and data caches are said to have a Harvard architecture. Originally, this phrase referred to machines with separate instruction and data memories. 一个统一的Cache的优点是，在Cache总容量一定时，有更高的命中率。因为它自动平衡了指令和数据的负载。而且只需设计并实现一个Cache。 分离的Cache的优点是，消除了指令处理机与执行单元之间的竞争，使两个操作可以并行进行。这对于流水线机器、超标量机器很重要。预取的指令可以充满Cache。 Cache的个数 Number of Caches Another issue is the fundamental tradeoff between cache latency and hit rate. Larger caches have better hit rates but longer latency. To address this tradeoff, many computers use multiple levels of cache, with small fast caches backed up by larger slower caches. (2) 多级Cache （Multi-level Caches ） Multi-level caches generally operate by checking the smallest Level 1 (L1) cache first; if it hits, the processor proceeds at high speed. If the smaller cache misses, the next larger cache (L2) is checked, and so on. * 两级Cache （Two-level Caches ） 处理机片内的On-Chip Cache（L1）减少处理机的外部总线活动，缩短执行时间，提高总体系统性能。 当所需的指令或数据在On-Chip Cache中找到时，就消除了总线访问。由于片内的数据