qurtusii 10位计数器.docVIP

实验三 计数器设计 实验目的 掌握时序电路的设计方法。 掌握带有复位和时钟使能的十六进制计数器的原理。 掌握计数器的设计方法。 学习VHDL语言设计较复杂的电路方法。 实验仪器设备 PC机一台。 Quartus II开发软件一套。 实验要求 预习计数器的相关知识。 用VHDL方式完成程序设计。 设计一个带异步复位和同步时钟使能的十六进制加法和减法计数器，以及十进制加法计数器，并分别仿真。 实验任务和原理 所谓同步或异步计数器都是相对于时钟信号而言的，不依赖于时钟而有效的信号称为异步信号，否则称为同步信号。本实验要求设计一个带有异步复位和同步时钟使能的十六进制加法和减法计数器，以及一个十进制加法计数器。 设计一个带有异步复位和同步时钟使能的十六进制加法计数器 利用VHDL语言设计一个带有复位和时钟使能的十六进制加法计数器。 设CLK为时钟使能信号，RST为复位信号，EN为计数器使能信号，COUT为计数输出端，Co为进位输出端。电路模块符号如图1所示。 设计一个带有异步复位和同步时钟使能的十六进制减法计数器 图1 带有复位和时钟使能 利用VHDL语言设计一个带有复位和时钟使能 的十六进制计数器 的十六进制减法计数器，电路符号如图1所示。 设CLK为时钟使能信号，RST为复位信号，EN为计数器使能信号，COUT为计数输出端，Co为借位输出端。电路模块符号如图1所示。 设计一个十进制加法计