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数字逻辑实验报告学 院 专 业 班 级 学 号 姓 名 课 题 指导教师 _______________ 报告成绩______________日 期： 年 月 日3-8 译码器实验一、实验目的和要求：1、了解并掌握译码器的工作原理。2、使用EDA软件验证译码器的功能。二、实验说明 Quatus II 设计工具支持多种设计输入模型，本次实验使用Verilog 硬件描述在DE2平台上设计一个基本组合逻辑电路—3-8译码器。通过这个实验，可以了解使用Quatus工具设计硬件的基本流程。三、实验步骤1.1建立Quatus 工程1 打开Quatus II工作环境，如图1所示。 图1 Quatus II 工作环境界面2 点击菜单项 File-New Project Wizard 帮助新建工程，参看图2。图2 选择New Project Wizard打开Wizard 之后，界面如图3所示。点击Next图3 New Project Wizard 界面3 输入工程工作路径、工程文件名以及顶层实体名。 注意：这里输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实体名与工程文件名相同，本次实验采用这种命名方法。用户也可以根据需要输入不同的顶层实体名。输入结束后，如图4所示。点击Next。 图4 输入设计工程信息4 添加设计文件。界面如图5所示。如果用户之前已经有设计文件(比如v文件)。那么再次添加相应文件，如果没有完成的设计文件，点击Next之后添加并且编辑设计文件。 图5 添加设计文件5 选择设计所用器件。由于本次实验使用Altea公司提供的DE2开发板，用户必须选择与DE2开发板相对应的FPGA器件型号。 在Family 菜单中选择Cyclone II, 确认Available devices中选中EP2C35F672C6,如图6所示。 图6 选择相应器件6 设置EDA工具。设计中可能会用到的EDA工具有综合工具、仿真工具以及时序分析工具。本次实验中不使用这些工具，因此点击Next直接跳过设置，如图7所示。 图7 设置EDA工具7 查看新建工程总结。在基本设计完成后，Quartus II会自动生成一个总结让用户核对之前的设计，如图8所示，确定后点击Finish 完成新建。 图8 新建工程总结在完成后，Quatus 界面中Project Navigator的Hierarchy标签栏中会出现用户正在设计的工程名以及所选用的器件型号，如图9所示。 图9 观察正在设计的工程8 培养良好的文件布局。Quartus II 默认把所有编译结果放在工程根目录。为了让Quartus II 像Visual Studio等IDE一样把编译结果放在一个单独的目录中，需要指定编译结果输出路径。 点击菜单项Assignments-Device, 选中Compilation Process Settings 选项卡，勾上右边的Save Project output files in specified directory, 输入路径(一般为debug或者release), 如图10所示 图10 指定单独的编译结果文件目录1.2 使用Verilog HDL完成硬件设计9． 添加所需设计文件。本次实验通过Verilog HDL来描述所设计的硬件，因此要添加Verilog设计文件到工程文件中去。点击菜单项 File-New、点击图标或者使用快捷键Ctrl+N新建一个设计，选择Verilog HDL File, 如图11所示，点击OK。 图 11 选择设计文件类型10 输入硬件描述。在Quartus II 环境提供的文本编辑器中输入用户设计的硬件描述语言，在本次实验设计的是一个3-8译码器，输入代码如果12所示。 图12 输入设计代码11 保存设计。点击菜单项File-Save、点击图标或者使用快捷键Ctrl+S保存设计，如图13所示Q_DECODE_38, 与3-8译码器的模块名相同，点击保存。 图13 保存设计文件12 分析与综合。点击菜单项Processing-start-Start AnalysisSynthesis、点击图标或者使用快捷键Ctrl+K执行分析与综合。参考图14。 图14 执行start Analysis Synthesis (开始分析与综合)注意: Start Analysis Synthesis (分析与综合)=Start Analysis Elaboration即可，但是这一步生成的数据库并不对应FPGA器件的物理结构，生成的网表中结点的名称也不与FPGA器件的Cell名称对应。而且这一操作没有快捷键支持，更多的情况下直接执行Start Analy