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模M的可逆计数器
西安院
六、仿真验证
针对本实验的功能要求，我用Verilog仿真程序对主模块进行实例化来仿真验证并输出波形。通过验证，与预想结果一致。当in为1时，实现减法计数器；当in=0时，实现加法计数器。
七、Verilog 代码
主模块：
module jishu(clk,load,in,count);
input clk,in,load;
output count;
parameter M=4;
reg [M:0] count;
always @(posedge clk or posedge load)
if(in)
begin
if(load)
count=M-1;
else
begin
if(count)
count=count-1;
else
count=M-1;
end
end
else
begin
if(load)
count=0;
else
begin
if(count!=(M-1))
count=count+1;
else
count=0;
end
end
endmodule
激励模块：
module stimulate;
reg clk,in,load;
wire count;
jishu a1(.clk(clk),.in(in),.load(load),.count(count));
initial
begin
clk=1b0;
forever #5 clk=~clk;
end
initial
begin
in=1b0;
#200 in=1b1;
end
initial
begin
load=1b1;
#8 load=1b0;
#125 load=1b1;
#133 load=1b0;
end
endmodule
八、设计及仿真环境
设计环境及仿真环境：modelsim
in
clk
load
计
数
器
count[M:0]
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