数字频222率计.docVIP

数字频率计 一、测频原理 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比比测量其他信号的频率。通常情况下计算每秒钟内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于和小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间长时每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度会受到影响。 二、频率计的组成结构分析 频率计的结构包括一个测频控制信号发生器、一个计数器和一个锁存器。 1. 测频控制信号发生器 频率计设计的关键是测频控制信号发生器，用以产生测量频率的控制时序。控制时钟信号clk取为1Hz，二分频后产生0.5 Hz信号，命名为test_en，此信号即为计数闸门信号，他是周期为2秒的时钟，其中高电平1秒，低电平1秒。当test_en为高电平时，允许计数；当test_en由高电平变为低电平，即产生一个下降沿时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test_en上升沿到来之前产生清零信号clear，将计数器清零，为下次计数作准备。 2.计数器 计数器以待测信号作为时钟，清零信号clear到来时，异步清零；test_en为高电平时开始计数。计数以十进制数显示，本设计是一个简单的10kHz以内信号的频率计，如果需要测试较高频率的信号，则将dout的输出位数增加，当然锁存器的位数也要相应增加。计数器可以直接定义成一个整形信号，这样使计数器计数（即加1）就十分方便变，只要使用语句“计数器，=计数器+1；”就可以。 3.锁存器 当test_en下降沿到来时，将计数器的计数值锁存，这样可由外部的7段译码器译码并在数码管上显示。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数跟计数器完全一样。 数字频率计外部接口如图1所示。 图1 数字频率计外部接口 三、数字频率计综合设计 频率计的VHDL语言描述如下所示。 --频率计源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY freq IS PORT(fsin:IN STD_LOGIC; --待测信号 f10MHz:IN STD_LOGIC; --锁存后的数据，显示在数码管上 dout:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END freq; ARCHITECTURE one of freq IS SIGNAL test_en:STD_LOGIC; --测试使能 SIGNAL clear:STD_LOGIC; --计数清零 SIGNAL data:STD_LOGIC_VECTOR(15 DOWNTO 0);--计数值5 SIGNAL clk:STD_LOGIC; SIGNAL cnt:INTEGER RANGE 0 TO 5000000; BEGIN REOCESS(f10MHz) BEGIN IF f10MHzEVENT AND f10MHz=1THEN IF cnt=4999999 THEN cnt=0;clk=NOT clk; ELSE cnt=cnt+1; END IF; END IF; END PROCESS; PROCESS(clk) BEGIN IF clkEVENT AND clk=1THE test_en=not test_en; END IF; END PROCESS; --信号test_en的上升沿到来之前清零 clear=not clk AND not test_en; PROCESS(fsin,clear) BEGIN IF clear=1THEN data=0000000000000000; ELSIF fsinevent AND fsin=1THEN