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I2C IP功能手册1.0 杭州中科微电子有限公司 2005-12-19 一 文档信息 3 1.1 文档历史 3 1.2 文档范围 3 二 I2C简介 3 三 I2C IP 输入输出接口 3 3.1 异步复位 3 3.2 WISHBONE 接口信号 3 3.3 I2C接口信号 4 四. I2C IP结构 5 4.1 寄存器列表 5 4.2 寄存器描述 6 五．操作 8 5.1 地址结构 8 5.2 功能操作 9 5.3使用注意事项 11 文档信息 1.1 文档历史 版本 日期 作者 说明 1.0 05/12/15 王小虎 杨涛 I2C IP 功能手册 1.2 文档范围 这个文档属于公司的技术文档，如有关于文档的问题请直接和作者联系。 二 I2C简介 I2C 总线是一个多主机的总线，使用串行数据线（SDA）和串行时钟线（SCL）在总线上传递信息。每个器件都有一个唯一的识别地址，而且都可以作为一个发送器或接收器。当连接在I2C 总线上的多个主机器件，同时传输数据时，通过仲裁来避免混乱。SDA 和SCL 都是双向线路，通过一个电流源或上拉电阻连接到电源电压。器件输出级必须是漏极开路或集电极开路，当总线空闲时，两条线路处于高电平，执行线与的功能。I2C 总线支持的速率有三种：最大100kbit/s的标准模式，最大400kbit/s的快速模式，最大3.4Mbit/s的高速模式。连接到总线的器件数量只由总线电容是400pF 的限制决定。 三 I2C IP 输入输出接口 3.1 异步复位 异步复位电平低点平有效。 3.2 WISHBONE 接口信号 端口 宽度 传输方向 功能描述 wb_clk_i 1 输入 输入时钟 wb_rst_i 1 输入 同步复位（高电平有效） arst_i 1 输入 异步复位 wb_adr_i 3 输入 地址位 wb_dat_i 8 输入 输入数据 wb_dat_o 8 输出 输出数据 wb_we_i 1 输入 读写选择 wb_stb_i 1 输入 读写使能 wb_cyc_i 1 输入 总线有效 wb_ack_o 1 输出 总线握手 wb_inta_o 1 输出 中断请求 arst_i不是WISHBONE兼容信号，而是用来执行FPGA。因为大多数的FPGA提供一个专用的异步复位线路，故用[arst_i]代替[wb_rst_i]能降低核的利用和提高核的性能。 3.3 I2C接口信号 端口 宽度 传输方向 功能描述 scl_pad_i 1 输入 串行时钟输入 scl_pad_o 1 输出 串行时钟输出 scl_padoen_o 1 输出 串行时钟输出使能 sda_pad_i 1 输入 串行数据输入 sda_pad_o 1 输出 串行数据输出 sda_padoen_o 1 输出 串行数据输出使能 I2C接口使用串行数据线（SDA）和串行时钟线（SCL）来传输数据。所有连接到这两个信号的设备必须要漏级开路或集电极开路输出。并且这两根线（SDA/SCL）必须用外部上拉电阻将其电位拉升到VCC。连接方式如图1所示： 图 1 用FPGA设计的编译器能够自动使用以下代码来插入缓冲器.。 Verilog code: assign Scl=Scl_padoen_oe?1’bz:Scl_pad_o; assign Sda=Sda_padoen_oe?1’bz:sda_pad_o; assign Scl_pad_i=Scl; assign Sda_pad_i=Sda 四. I2C IP结构 如图2所示，I2C核内部有七个寄存器，主机通过Wishbone 总线对内部寄存器读或写，从而控制I2C 总线。 图2 I2C核的内部结构 4.1 寄存器列表 名称 地址 宽度 处理方式 功能描述 prer (低字节) 000 8 读写 时钟分频寄存器高字节 prer（高字节） 001 8 读写 时钟分频寄存器低字节 ctr 010 8 读写 控制寄存器 txr 011 8 写 发送寄存器 rxr 011 8 读 接收寄存器 cr 100 8 写 命令寄存器 sr 100 8 读 状态寄存器 4.2 寄存器描述 4.2.1时钟分频寄存器 这个寄存器是用来分频产生SCL时钟的。根据I2C接口结构，该核内部使用4倍的SCL时钟.通过时钟分频寄存器，用编程的方式产生4倍的SCL时钟。 例： WISHBONE总线时