第六章_VHDL设计2.pptVIP

6.1 4位加法计数器的VHDL描述 6.2 不同工作方式的时序电路设计 6.3 数据对象DATA OBJECTS 6.4 双向电路和三态控制电路设计 实 验 问题： 异步清零 同步时钟使能 计数范围如何设定 进位信号 变量怎么使用 计数器VHDL描述小结 计数器描述方式1 计时范围：0:00~9:59 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mytimer is port(clk:in std_logic; time1,time2,time3:out std_logic_vector(3 downto 0)); end; architecture one of mytimer is signal count1,count2,count3:std_logic_vector(3 downto 0); begin process(clk) begin if clkevent and clk=1 then if count11001 then count1=count1+1; else count1=0000; if count20101