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ispLEVER培 训 教 程 上 海 莱 迪 思 半 导 体 公 司 市 场 部 2002 年 12 月 英文网址： 中文网址： 或 目 录 第一节 ispLEVER 简介 第二节 ispLEVER开发工具的原理图输入 第三节 设计的编译与仿真 第四节 硬件描述语言和原理图混合输入 第五节 ispLEVER工具中VHDL和Verilog语言的设计方法 第六节 ispVM System－在系统编程的软件平台 第七节 约束条件编辑器（Constraint Editor）的使用方法 附录一 ispLEVER System上机实习题 附录二 ispLEVER软件中文件名后缀及其含义 第一节 ispLEVER 简 介 ispLEVER 是Lattice 公司最新推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具。ispLEVER软件提供给开发者一个简单而有力的工具，用于设计所有莱迪思可编程逻辑产品。软件支持所有Lattice公司的ispLSI 、MACH、ispGDX、ispGAL、GAL器件。ispLEVER工具套件还支持莱迪思新的ispXPGATM和ispXPLDTM产品系列，并集成了莱迪思ORCA Foundry设计工具的特点和功能。这使得ispLEVER的用户能够设计新的ispXPGA和ispXPLD产品系列，ORCA FPGA/FPSC系列和所有莱迪思的业界领先的CPLD产品而不必学习新的设计工具。 软件主要特征： 1. 输入方式 * 原理图输入 * ABEL-HDL输入 * VHDL输入 * Verilog-HDL输入 * 原理图和硬件描述语言混合输入 逻辑模拟 * 功能模拟 * 时序模拟 编译器 * 结构综合、映射、自动布局和布线 支持的器件 * 含有支持ispLSI器件的宏库及MACH器件的宏库、TTL库 * 支持所有ispLSI、MACH、ispGDX、ispGAL、GAL、ORCA FPGA/FPSC、ispXPGA和ispXPLD器件 5. Constraints Editor工具 * I/O参数设置和引脚分配 6. ispVM工具 * 对ISP器件进行编程 软件支持的计算机平台： PC: Windows 98/NT/2000/XP 第二节 ispLEVER开发工具的原理图输入 启动ispLEVER (按Start=Programs=Lattice Semiconductor=ispLEVER菜单) 创建一个新的设计项目 选择菜单File。 选择New Project...。 在Create New Project对话框的Project Name栏中，键入项目名d:\user\demo.syn。在Project type栏中选择Schematic/ABEL（ispLEVER软件支持Schematic/ABEL、Schematic/VHDL、Schematic/Verilog等的混合设计输入，在此例中，仅有原理图输入，因此可选这三种中的任意一种）。 你可以看到默认的项目名和器件型号: Untitled and ispLSI5256VE-165LF256。 项目命名 用鼠标双击Untitled。 在Title文本框中输入“Demo Project”,并选OK。 选择器件 双击ispLSI5256VE-165LF256, 你会看到Device Selector对话框(如下图所示)。 在Select Device窗口中选择ispMACH 4000项。 按动器件目录中的滚动条，直到找到并选中器件LC4032V-10T44I。 揿OK按钮，选择这个器件。 在软件弹出的如下图显示的Confirm Change窗口中，按Yes按钮。 因改选器件型号后，先前的约束条件可能对新器件无效，因此在软件接着弹出的如下图显示的ispLEVER Project Navigato窗口中，按Yes按钮,以用来去除原有的约束条件。 在设计中增加源文件 一个设计项目由一个或多个源文件组成。这些源文件可以是原理图文件(*.sch)、ABEL HDL文件(*.abl