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EDA技术_实验三
实验三
D 触发器、移位寄存器、二进制计数器的Verilog 实现及仿真器的使用
一、实验目的：本次实验利用Verilog 语言输入方式、定义引脚（两种方法）、；掌握任意进制计数器的设计方法，进一步掌握时钟的具体使用方法，进而掌握仿真器的使用方法。
二、实验内容：
1、利用 Verilog 硬件描述语言，参考提供源程序，设计带进位的4 位二进
制计数器；
2、利用 Verilog 硬件描述语言，自行设计七段码译码器；
3、在原理图中调用计数器模块和译码器模块构成一个可以直接驱动数码
1、利用 Verilog 硬件描述语言，参考提供源程序，设计带进位的4 位二进制计数器
module cnt4e clk,clr,ena,cout,q ;
input clk,clr,ena;
output [3:0] q;
output cout;
reg [3:0]q;
always @ posedge clr or posedge clk
begin
if clr q b0000;
else if ena q q+1;
end
assign cout q;
Endmodule
2、利用 Verilog 硬件描述语言，自行设计七段码译码器
module led a,b,c,d,leds ;
input a,b,c,d;
output[6:0] leds;
reg[6:0] leds;
always @ a or b or c or d
case d,c,b,a
4b0000: leds 7b0111111;//0
4b0001: leds 7b0000110;//1
4b0010: leds 7b1011011;//2
4b0011: leds 7b1001111;//3
4b0100: leds 7b1100110;//4
4b0101: leds 7b1101101;//5
4b0110: leds 7b1111101;//6
4b0111: leds 7b0000111;//7
4b1000: leds 7b1111111;//8
4b1001: leds 7b1101111;//9
default :leds 7b1111111;//8
endcase
endmodule
3、在原理图中调用计数器模块和译码器模块构成一个可以直接驱动数码
实验小结
本次试验进一步熟悉了仿真器的使用方法、掌握Verilog 硬件描述语言设计七段码译码器，并掌握从语言设计设计中生成原理图模块并在原理图中调用。
0座机电话号码8 张三
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