DDR3仿真目标.doc

仿真目标： 1、DRAM AC\DC特性要求。 DDR3 SPEC 8 AC/DC 所有PIN VIN, VOUT Voltage on any pin relative to Vss SPEC 6.1 单端信号（DQ\DM\CMD\ADD） VIH DC DC input logic high SPEC 8.1 VIL DC DC input logic low VIH AC AC input logic high VIL AC AC input logic low tVAC above VIH ac below VIL ac for valid transition SPEC 13.3 Vref VRefDQ DC SPEC 8.1 VRefCA DC 差分信号（DQS/DQS#,CK/CK#） VIHdiff Differential input high SPEC 8.2 VILdiff Differential input logic low VIHdiff ac Differential input high ac VILdiff ac Differential input low ac tDVAC Allowed time before ringback VSEH Single-ended highlevel VSEL Single-ended lowlevel 2、DRAM 时序要求 DDR3 SPEC 13 TIMING 输出要求 DQ tDQSQ DQS, DQS# to DQ skew, per group, per access tQH DQ output hold time from DQS, DQS# DQS tDQSCK DQS, DQS# rising edge output access time from rising CK, CK# 输入要求 DQ tDS base Data setup time to DQS, DQS# referenced to Vih ac / Vil ac levels 需要根据波形斜率进行调整，SPEC 13.4 tDH base Data hold time from DQS, DQS# referenced to Vih dc / Vil dc levels DQS tDQSS DQS, DQS# rising edge to CK, CK# rising edge CMD/ADD tIS base Command and Address setup time to CK, CK# referenced to Vih ac / Vil ac levels 需要根据波形斜率进行调整，SPEC 13.3 tIH base Command and Address hold time from CK, CK# referenced to Vih dc / Vil dc levels 3、Controler的AC/DC要求 TBD 4、Controler的时序要求 TBD 疑问：1、串扰、ISI、SSO、过孔等对时序影响量怎么确定？ 3、 高速电路设计与仿真分析 Cadence实例设计详解 书P206表6-14中为什么DDR DQ 输入的有效窗口＝Tdipw（DQ and DM input pulse width for each input ）?因为TDIPW是单个信号的脉冲宽度，而有效窗口指的是一组信号。参照输出数据有效窗口，应该是＝Tds（last DQ） + Tdh first DQ .?