数字钟VHDL设计.docVIP

一． 实验目的 1．巩固和加深对MAXPLUSII CPLD开发系统的理解和使用； 2．掌握VHDL编程设计方法； 3. 掌握硬件实验装置使用方法； 4.掌握综合性电路的设计、仿真、下载、调试方法。 二． 实验仪器设备 1．PC机1台 2．MAX+PLUSII CPLD软件开发系统，1套 3. CPLD/FPGA实验系统及下载装置，1套 三． 实验内容 1．秒表各位的进制：一个计时范围为0.01秒～1小时的数字秒表由六个位构成，分别是0.01秒位、0.1秒位、1秒位、10秒位、1分位、10分位；0.01秒位、0.1秒位、1秒位是10进制的，10秒位是6进制的，1分位是10进制的，10分位是6进制的；所以本系统应该包括4个10进制计数器(如图1中C10)和2个6进制计数器(如图1中C6)。 注：其中输入端口：RST为计数器清零端，高电平有效；CIN为计数器使能端，高电平有效；CLK为时钟输入端；输出端口：COUNT[3..0]为计数值输出；COUT为计数器进位输出。 2．秒表的计时基准信号：以周期为0.01秒的计时脉冲作为一个比较精准的计时基准信号输入到0.01秒位计数器的时钟端；由于实验箱上不具备周期为0.01秒的时钟信号，所以需要采用分频器(如图1中FR_DIVIDED_100HZ)将10KHZ的时钟信号或者是其他频率的时钟信号经分频得到周期为0.01秒的计时基准信号，其分频数根据实际情况而定。 注：其中分频器输入端口：CLK为待分频的时钟输入；输出端口：NEWCLK为被分频后的时钟输出。 3. 数码管译码显示和动态扫描电路： 将计数器输出的值用数码管显示需要BCD-七段数码管译码显示(如图1中DELED2)程序（实验四已经做过）；而将秒表的各位动态显示在数码管上，需要扫描电路(如图1中SCAN)。 注：其中扫描电路输入端口：CLK为扫描时钟输入；COUNT1～COUNT6为6组待扫描数据；输出端口：S[2..0]为当前时刻扫描的位值编码，若当前扫描的位是COUNT1,则S编码为000；DOUT[3..0]为当前扫描到的值，若当前扫描的位是COUNT1,则DOUT[3..0]的值为COUNT1[3..0]值。 4. 系统整体实现：新建原理图设计文件，将以上各个子模块按图1连接起来，构成一个秒表设计系统。注意：在ZYE1502D实验箱的数码管模块中没有译码器74138，所以在原理图设计中必须再调用74148模块；而在ZY31502C实验箱的数码管模块中已有译码器74138，所以在原理图设计中不须再调用74148模块，可以直接将S[2..0]接到实验箱对应的SEL端上。 四． 实验步骤 1. 用VHDL硬件描述语言设计六进制、十进制加法计数器，并编译形成模块，必要时进行时序仿真； 2. 用VHDL硬件描述语言设计分频器，得到频率为100hz的基准时钟，并编译形成模块，必要时进行时序仿真； 3. 用VHDL硬件描述语言设计动态数码管扫描电路，并编译形成模块，必要时进行时序仿真； 4. 用VHDL硬件描述语言设计BCD-七段数码管译码显示程序（实验四已经做过），并编译形成模块； 注意：以上模块都必须存放在同一个文件夹下。 5. 新建一个原理图文件 ：*.gdf; 6. 按照实验讲义给出的原理图，将上述子模块构成一个秒表系统的原理图，编译，分配引脚，再编译，下载; 7. 在实验箱硬件电路中进行系统功能验证。 代码—3MHZ变100HZ library ieee; use ieee.std_logic_1164.all; entity clkgen is port(clk:in std_logic; newclk: out std_logic); end entity clkgen; architecture art of clkgen is signal cnter:integer range 0 to 10#29999#; begin process(clk) is begin if clkevent and clk=1 then if cnter=10#29999# then cnter=0; else cnter=cnter+1; end if; end if; end process; process(cnter) is begin if cnter=10#29999# then newclk=1; else newclk=0; end if; end process; end architecture art; 代码—cnt6 library ieee; use ieee.std_logic_1164.all