数显秒表的设计 本科毕业论文（设计）.docVIP

课 程 设 计 课程设计名称： EDA课程设计 专 业 班 级 电科1303 学 生 姓 名 ： 张渊博 学 号 ： 座机电话号码0301 指 导 教 师 ： 王彩红 课程设计时间： 2016-6-20～2016-7-2 电子信息科学与技术 专业课程设计任务书 学生姓名 张渊博 专业班级 电科1303 学号 座机电话号码0301 题 目 数显秒表的设计 课题性质 工程设计 课题来源 自拟课题 指导教师 王彩红 同组姓名 主要内容 （1）设计一个带数字显示的秒表，可随时清零、暂停和计时。 （2）要求能准确的计时并显示，开机显示00.00.00。 （3）要求计时范围为59分59.99秒。 （4）要求技术精度为0.01s。 任务要求 ①根据设计题目要求编写相应程序代码 ②对编写的VHDL程序代码进行编译和仿真 ③总结设计内容，完成课程设计说明书 参考文献 [1]　EDA课程设计指导书.郑州：河南工业大学，2008 [2]　潘松,黄继业.EDA技术实用教程.北京：科学出版社，2002 [3]　焦素敏.EDA技术基础.北京：清华大学出版社，2014 [4] / 中国电子制作网 网站 审查意见 指导教师签字： 王彩红 教研室主任签字： 王彩红 2016年 6月 20日 说明：本表由指导教师填写，由教研室主任审核后下达给选题学生，装订在设计（论文）首页 1 设计任务及要求 （1）设计一个带数字显示的秒表，可随时清零、暂停和计时。 （2）要求能准确的计时并显示，开机显示00.00.00。 （3）要求计时范围为59分59.99秒。 （4）要求技术精度为0.01s。 功能分析 数显秒表要实现上述要求的功能首先要具有计时控制器模块计时模块分频模块数据选择器显示模块KHZ脉冲首先经分频器99后变为00.00.00，重新开始计数。在计数过程中可以通过计数控制模块可以控制计数暂停、计数、清零的操作。 2设计原理及总体框图 1KHZ输入 分频模块计数 秒计数 计数控制模块 分计数 BCD显示 数据选择 图一图二实现原理 各模块功能原理如下a、计时控制器模块： 计时控制器模块的作用是将按键信号转变为计时器的控制信号。本设计中设置了两个按键，即启动/暂停和清零贱键，由他们产生计数允许保持和清零信号。启动/暂停键是多用途键，在“按下— 松开— 再按下— 在松开”的过程中，所起的作用分别是“启动— 暂停— 继续”。这类电路适合用状态机描述。 b、计时模块 c、分频模块 d、 数据选择器的作用是对10ms、100ms、s和min的 e、 主要用于整体设计秒表的最后显示，由7位组成。 3 程序设计 VHDL简介： VHDL主要用于描述?数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口 和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL?系统设计的基本点。本次设计主要就是采用 a、计时控制器模块程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jishi_kongzhi IS PORT CLK,K:IN STD_LOGIC; EN:OUT STD_LOGIC ; END jishi_kongzhi; ARCHITECTURE ONE OF jishi_kongzhi IS TYPE MY_STATE IS S0,S1,S2,S3 ; SIGNAL STATE:MY_STATE; BEGIN PROCESS CLK BEGIN IF CLKEVENT AND CLK 1 THEN CASE STATE IS WHEN S0 IF K 1 THEN STATE S0; ELSE STATE S1; END IF; WHEN S1 IF K 0 THEN STATE S1; ELSE STATE S2; END IF; WHEN S2 IF K 1 THEN STATE S2; ELSE STATE S3; END IF; WHEN S3 IF K 0 THEN STATE S3; ELSE STATE S0; END IF; WHEN OTHERS NULL; END CASE; END