常见逻辑单元的VHDL描述.pptVIP

　　 PROCESS wr BEGIN IF wr event AND wr －T THEN IF cs TAND wr －T THEN SRAM adr_in din AFTER 2 ns； END IF； END IF； wr_rISe now； ASSERT now-din_change 800ps REPORT setup error din SRAM SEVERITY WARNING； END PROCESS； PROCESS rd，cs BEGIN IF rd 0 AND cs q THEN dout SRAM addr_in AFTER 3 ns； ELSE dout ZZZZZZZZ AFTER 3 ns； END IF； END PROCESS；　　END behav； 7.3.4 先进先出 FIFO 堆栈的VHDL描述　　先进先出 First In First Out，FIFO 堆栈通常作为数据缓冲器使用，其数据存放结构是和RAM完全一致的，只是存取方式有所不同。容量为16?×?8位的FIFO的引脚框图如图7.33所示。　　图7.33中的FIFO有一个8位的数据输入端口din、8位数据输出端口dout、一条读控制线rd、一条写控制线wr、一条时钟输入线clk及满状态信号输出线full和空状态信号输出线empty。 图7.33 FIFO的引脚框图 　　FIFO的VHDL描述如例7.39所示。　　[例7.39]　　LIBRARY IEEE；　　USE IEEE.STD_LOGIC_ 1164. ALL；　　ENTITY FIFO IS GENERIC w：integer: 8； k：integer: 4 ； PORT clk，reset，wr，rd：IN STD_LOGIC； din：IN STD_LOGIC_VECTOR k-1 DOWNTO 0 ; dout: OUT STD_LOGIC_VECTOR k-1 DOWNTO 0 ; full，empty：OUT STD_LOGIC ; 　　END FIFO；　　ARCHITECTURE behav OF FIFO IS TYPE memory IS array 0 TO w－1 OF STD_LOGIC_VECTOR k－1 DOWNTO 0 ； SIGNAL RAM：memory； SIGNAL wp，rp：INTEGER RANGE 0 TO w－l； SIGNAL in_full，in_empty：STD_LOGIC；　　BEGIN full in_full； empty in empty； dout RAM rp ； PROCESS elk BEGIN IF clk evcnt AND elk T THEN IF wr 0 AND in_full 0 THEN RAM wp din； END IF； END IF； END PROCESS； PROCESS elk，reset BEGIN IF mset l THEN wp 0； ELSIF clk event AND clk T THEN IF wp 0 AND in_full 0 THEN IF wp w－l THEN wp 0； ELSE wp wp+1； END IF； END IF； END IF；　　END PROCESS； 　　PROCESS clk，reset 　　BEGIN IF reset l THEN rp w－1； ELSIF clk event AND clk 1 THEN IF rd 0 AND in_empty 0 THEN IF rp w－1 THEN rp 0； ELSE rp rp+ 1； END IF； END IF； END IF；　　END PROCESS；　　PROCESS elk，reset 　　BEGIN IF reset 1 THEN in_empty 1 ； ELSIF clk‘event AND clk 1 THEN IF rp wp－2 OR rp w－1 AND wp l OR Ip w－2 AND wp 0 AND rd 0AND wr 1 THEN 　　 in_empty 1 ； ELSIF in_empty 1 AND wr 0 THEN in_empty 0 ； END IF