第3章_VHDL设计初步1.pptVIP

总结 一个完整的VHDL语言程序通常包括实体、构造体、配置、包集合和库5个部分。实体用于描述所设计的系统的外部接口信号；构造体用于描述系统内部的结构和行为；包集合存放各设计模块都能共享的数据类型、常数和子程序等；配置用于从库中选取所需单元组成系统设计的不同版本；库存放已经编译的实体、构造体、包集合、和配置。 例：带异步复位的D触发器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF4 IS PORT CLK : IN STD_LOGIC ; clr,D : IN STD_LOGIC ; Q : OUT STD_LOGIC ; END DFF4; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS CLK,clr BEGIN if clr ‘0’ then Q ‘0’; elsif CLKEVENT AND CLK 1 THEN Q D ; END IF; END PROCESS ; END bhv; 实验报告说明 预习报告 实验目的 实验内容 源程序 实验报告 软件编译 仿真波形图 分析报告 时序电路设计 触发器 计数器 寄存器 A B 0 1 0 1 0 1 0 1 3.3 计数器的VHDL设计 3.3.1 4位加法计数器的VHDL描述 【例】 ENTITY CNT4 IS PORT CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS CLK BEGIN IF CLKEVENT AND CLK 1 THEN Q Q + 1 ; END IF; END PROCESS ; END bhv; 要点： BUFFER：双向，反馈，输入功能不完整 整数数据类型： 算术操作中，操作数必是整数数据类型； 包括正整数，负整数和 0；最大可用32位二进制数表示 定义时，必须用RANGE语句限定数的范围 Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ; 整数、自然数和正整数数据类型 整数常量的书写方式示例如下： 1 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数 16#D9# 十六进制整数 8#720# 八进制整数 2 二进制整数 修改后的程序 运算符加载 注意，信号 端口模式和 数据类型的 改变！ 注意，引 进内部信 号矢量！ 4位加法计数器的另一种表达方式 3.3 计数器的VHDL设计 例：可逆计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; Entity updncount is Port clk, updn : in std_logic; q : out std_logic_vector 5 downto 0 ; End updncount; Architecture rtl of updncount is signal m : std_logic_vector 5 downto 0 ; begin q m; process clk begin if clk’event and clk ‘1’ then if updn ‘1’ then m m+’1’; else m m-1; end if; End if; End process; End rtl; 【例】带有复位和时钟使能的10进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR 3 DOWNTO 0 ; COUT : OUT STD_LOGIC ; END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS CLK, RST, EN VARIABLE CQI : STD_LOGIC_VECTOR 3 DOWNTO 0 ; 3.4 实用计数器的VHDL设计 BEGIN IF RST 1 THEN CQI : OTHERS 0 ;--计数器复位 ELSIF CLKEVENT AND CLK 1