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简单分频时序逻辑电路设计 设计目的 掌握最基本的时序电路的实现方法 学习时序电路测试模块的编写 掌握条件语句在简单时序逻辑模块中的应用 学习设计计数器 如何表述时序逻辑 通常使用always块和@（posedge clk）或（negedge clk）的结构表述时序。 例如 always@(reset or ugf2ugc_sop_ff0 or wr_curr_state or ugf2ugc_eop_ff0 or drop_fra or fra_cnt or ugf2ugc_eop_ff1 ) begin if(reset==1b0) wr_next_state = WR_IDLE; else begin case(wr_curr_state) WR_IDLE:begin if(ugf2ugc_sop_ff0==1b1)begin if(drop_fra==1b0) wr_next_state = WR_STATE; else wr_next_state = WR_DROP_STATE; end else wr_next_state = WR_IDLE; end WR_STATE:begin if((drop_fra==1b1)||(fra_cnt11h7cf)) wr_next_state = WR_DROP_STATE; else if(ugf2ugc_eop_ff0==1b1) wr_next_state = WR_LAST_STATE; else wr_next_state = WR_STATE; end WR_LAST_STATE:begin if(ugf2ugc_eop_ff1==1b1)begin if((ugf2ugc_sop_ff0==1b1)(drop_fra==1b0)) wr_next_state = WR_STATE; else if((ugf2ugc_sop_ff0==1b1)(drop_fra==1b1)) wr_next_state = WR_DROP_STATE; else wr_next_state = WR_IDLE; end else wr_next_state = WR_LAST_STATE; end WR_DROP_STATE:begin if(ugf2ugc_eop_ff1==1b1)begin if((ugf2ugc_sop_ff0==1b1)(drop_fra==1b0)) wr_next_state = WR_STATE; else if(ugf2ugc_sop_ff0==1b0) wr_next_state = WR_IDLE; else wr_next_state = WR_DROP_STATE; end else wr_next_state = WR_DROP_STATE; end default: wr_next_state = WR_IDLE; endcase end end ?分频器的可综合模型 module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule 设计时序电路的要点 被赋值的信号都必须是reg型； Reset复位信号的作用： 1.能正确的观察到仿真结果； 2.确定时序电路的起始相位； 复位原理： 当reset信号为低时，对电路中的寄存器进行初始化。 思考题 依然作输入时钟的2分频，要求输出时钟的相位与上面的1/2分频器的输出正好相反。 如果没有reset信号，能否控制2分频输出时钟的相位？ 如何实现4分频，8分频或者16分频的时钟？ ?分频器测试模块 `timescale 1ns/100ps `define clk_cycle 50 module top; reg clk,reset; wire