第十章VerilogHDL语言初步.ppt

Verilog HDL语言初步 主讲 杨全胜 东南大学计算机科学与工程学院 第一部分 Verilog HDL语言§1 综述 一. 什么是硬件描述语言？ 二.为什么要用HDL？ 三、Bottom Up和 Top down的设计方法 Top down 的设计方法的特点： 四.设计过程 §2 Verilog HDL设计初步 一. Verilog HDL与C语言的比较 Verilog HDL与C语言运算符的比较 二. Verilog模块的基本结构 要点总结： §3 Verilog HDL语言要素 一. 词法 二. 数据类型 三. 寄存器和存储器 四. 运算符 §4 Verilog HDL行为语句 一. 过程语句 1. always过程语句 2. initial过程块 3. 两类语句在模块中的使用 二. 块语句 三.赋值语句 1. 持续赋值语句（不能出现在过程块中） 2. 过程赋值语句 四.条件语句 1. if-else 2. case 例：BCD码-七段数码管显示译码 例1：用casez语句实现操作码译码 例2：用casex语句实现操作码译码 3. 条件语句使用要点 五. 循环语句 1. forever语句 例1： 例2： 2. repeat语句 例1：用repeat循环语句来实现循环移位 例2：用repeat实现8位二进制数的乘法 3. while语句 例1：用while实