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module cnt100 clr,clk,ctrl,q ;//100??êy?÷
input clr,clk,ctrl;
output[7:0] q;
reg[7:0] q;
wire new_clk clkctrl;//ctrl?a1ê±??êy£??a0ê±?Yí£
always@ posedge new_clk or negedge clr //oá??
if !clr begin q 8h50;end
else if q 8h99 q 0;
else if q 8h?9 q q+4h7;
else q q+1b1;
endmodule
module debounce clk,key_in,key_out ;//°′?üè¥???ˉ
//parameter width 0;
input clk;
input key_in;//[width-1:0]
output key_out;
reg dout1,dout2,dout3;
assign key_out dout1dout2dout3 ;//á???D′¥·¢?÷£?êμ??è¥???ˉ
//è??a1????aê??óμíμ????ò?adout1dout2dout3
always@ posedge clk begin //è??a1????aê??ó??μ????ò?adout1|dout2|dout3
dout1 key_in;
dout2 dout1;
dout3 dout2;
end
endmodule
module deled in,a,b,c,d,e,f,g,dp ;
input [3:0]in;
output a,b,c,d,e,f,g,dp;
wire a,b,c,d,e,f,g,dp;
assign dp,a,b,c,d,e,f,g in 4b0000 ? 8: in 4b0001 ? 8: in 4b0010 ? 8: in 4b0011 ? 8: in 4b0100 ? 8: in 4b0101 ? 8: in 4b0110 ? 8: in 4b0111 ? 8: in 4b1000 ? 8: in 4b1001 ? 8: in 4b1010 ? 8: 8//?aAê±è??¨
endmodule
module div_clk cki,f,cko ;
input cki;
input[25:0] f;
output cko;
//parameter f 26D1000;//ê?3??μμ??ú′???òaéè??£?μ±?°ê?3?10K
//àyè?ê?3?12345Hz£??ò parameter f 26D12345;
//àyè?ê?3?5Hz£??ò parameter f 26D5;
reg [25:0]c;
reg cko;
always @ posedge cki begin if c 26H17D7840 begin c 0;cko !cko;end //50Mμ?ò?°??íê?26H17D7840 else c c+f;
end
endmodule
module mux2 a1,a2,sel,out ;
input[3:0] a1,a2;
input sel;
output[3:0] out;
assign out sel?a2:a1;
endmodule
module pwm clr,clk,data,led ;//100??????êy?÷
input clr,clk;
input[7:0] data;
output led;
reg[7:0] q;
assign led q data ?1b1:0;
always@ posedge clk or negedge clr //oá??
if !clr begin q 8h00;end
else if q 8h99 q 0;
else if q 8h?9 q q+4h7;
else q q+1b1;
endmodule
module pwm_top clr,clk,ctrl,a,b,c,d,e,f,g,sel,led ;//?¨ê±??êy?÷
input clr,clk,ctrl;
output a,b,c,d,e,f,g,sel,led;
wire se,clkp,wctrl;
wi
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