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第一章 集成电路基本制造工艺 §1 .1 双极集成电路的基本制造工艺 按隔离工艺分类 制作电隔离区 PN节隔离 全介质隔离 PN结-介质混合隔离 元器件自然隔离 线性/ECL、 TTL/DTL、 STTL电路等 I2L电路 双极器件和MOS器件 典型数字集成电路中NPN晶体管结构 典型三结四层结构NPN晶体管剖面图 NPN晶体管符号 N+隐埋层 P型层 N+层 N-外延层 N-外延层 P+ N- N- 一个完整的NPN晶体管 典型PN结隔离的掺金TTL电路工序 衬底制备 一次 氧化 隐埋层光刻 隐埋层扩散 外延淀积 热氧化 隔离光刻 隔离扩散 再氧化 基区光刻 基区扩散 再分布及氧化 发射区光刻 背面 掺金 发射区扩散 再分布及氧化 接触孔光刻 铝淀积 反刻铝 铝合金 淀积钝化层 压焊块光刻 中测 裂片 压焊 封装 设计内容： 1、材料及参数选择 衬底 隐埋层杂质 外延层 1、PN结隔离电路一般选用P型硅 2、电阻率ρ≈10Ω?cm 3、选用（111）晶向，稍偏离2o到5o 1、杂质固溶度大，降低集电极串联电阻 2、高温时在硅中的扩散系数小，减小外延时上推 3、与硅衬底晶格匹配好，减小应力 （理想的埋层杂质是As） 1、电阻率： （ρepi） 高：结电容小、BVCBO高、后续处理时下推小； 低：集电极串联电阻rCS小、VCES小 2、厚度Tepi TTL电路：BVCBO低，要求rCS小、VCES小，所以 一般取ρepi ≈0.2Ω?cm，厚度3~7μm； 模拟电路：工作电压高，所以ρepi 高，厚度也 大。 一般取ρepi ≈0.5-5Ω?cm，厚度7~17μm。 2、掩模版设计：典型TTL电路制作需要6次光刻，所以需要6块掩模版，根据工艺水平所决定的线宽及每个元件的参数设计相应的掩模图形。 3、工艺设计：各步工序中结的深度、浓度等参数设计，一般根据厂家提供的工艺数据来实现。 1、第一次光刻——N+隐埋层扩散孔光刻 P-SUB SiO2 N+-BL N+-BL 外延层淀积（利用外延炉，生长N型外延层） SiO2 SiO2 P-SUB N-epi N+-BL N+-BL 2、第二次光刻——P+隔离扩散孔光刻 SiO2 P-SUB N-epi N+-BL N+-BL P+ 隔离井 P+扩散 3、第三次光刻——P型基区扩散孔光刻 4、 第四次光刻——N+发射区和引线接触区光刻 4、 第五次光刻——引线接触孔光刻 基区扩散电阻 基区 电阻衬底高电位端 e c e c b R引出线 6、第六次光刻——金属化内连线光刻 读复合版图 学习IC设计，必须学会读IC的复合版图
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