《数字电子技术基础教学课件》4.3 锁存器与触发器.pptVIP

4.3 触发器的结构和工作原理 上页 下页 后退 模拟电子 c. 设D 1，在CP 0时，Q3 Q4 1，故Q6 0，Q5 1。 当CP到来时，Q3 0，它一方面使触发器置1，另一方面使Q5保持1， Q3保持0，使在CP 1期间保持Q3 0，维持触发器在1状态。 因Q3 0阻止了Q4出现0，亦即阻止Q置0，因此，从G3输出端到G4输入端的连线称为置0阻塞线。由于G4和G5已经被封锁，因此，在CP 1期间内，即使D发生变化，也只能该变G6的输出而不会影响触发器的状态。 维持阻塞型D 触发器具有边沿 上升沿 触发的功能，也称为上升沿触发的边沿触发器。 上升沿触发 D CP S R D Q 可见，在这种触发器中，触发器状态由CP从0变为1时D的状态决定，即 由于维持线和阻塞线的作用，在CP 1继续存在的稍后时刻，如D有变化，触发器Q的状态都不会再改变。 Qn+1 D CP Q 1 0 1 1 D 0 0 t1 t2 3） 维持阻塞型D触发器的工作波形图 常用的边沿触发器集成产品有：双上升沿D触发器74LS74，八上升沿D触发器74374、74377等。 1 电路组成 2. 边沿触发JK触发器 2 工作原理 设触发器的初始状态为Q 0 当CP 0时，门B、B和G3、G4被封锁，Q3和Q4均为1。 门A和A通过交叉耦合，维持基本RS触发器处于Q 0不变。 输出级是由与或非门组成的基本RS锁存器；输入级是G3和G4两个引导门。 当CP由0变为1的瞬间，门B和B‘首先除了封锁，同时门G3和G4亦解除了封锁。 但由于时钟脉冲上升沿到达后B门先开放，Q3 0封锁A门则在其后，也即B门的输出从0变为1比A门的输出从1变为0要早，因此或非门C的输入不会出现全0，门C的输出仍维持Q 0不变，而门C‘的输出也维持不变。 设此时输入信号J 1，K 0，则通过门G3和G4的传输延迟后使Q3 0，Q4 1。Q3由1变为0，使门A的输出也变为0。 在CP 1期间解除了对门G3和G4的封锁。 在J 1，K 0和Q 0的情况下: Q3 0 Q4 1 门A和A的输出均为0 触发器维持现态不翻转 当CP由1变为0瞬间，CP 0封锁了B和B门，使其输出由1变为0。 同时CP 0 又封锁了门G3和G4，经过两级门的延迟，使A门的输出由0变为1。 由于B门的输出由1变为0比A门的输出由1变为0早，因此或非门C的输入出现同时为0的瞬间。在此瞬间引起Q由0变为1，经耦合使再经反馈，使这一新状态得以保持。 触发器翻转后的状态决定于CP下降沿之前的J和K状态，即是负边沿触发。 触发器也就由原来的0状态翻转成1状态。 下降沿触发 负边沿JK触发器，除了对CP信号的要求不同外，触发器的次态Qn+1与J、K以及现态Qn之间的关系与主从JK触发器完全相同。 逻辑符号 数字电子技术基础 上页 下页 返回 4.3.1 主从JK触发器 1. 电路结构 b 在CP脉冲高电平到来时，主触发器随输入信号改变状态，从锁存器的状态不变。 a 触发器是由主锁存器和锁存器两部分构成; c 当CP脉冲低电平到来时，从锁存器接受主锁存器的状态，主锁存器被封锁，其状态保持不变。 主从JK触发器电路结构 主从JK触发器逻辑图和符号图 1J 1K C1 S R CP 1S 1R C1 1S 1R S R C1 FFB FFA 1 J K CP 1S 1R C1 1S 1R S R C1 FB FA 1 J K FB为从锁存器 FA为主锁存器 1J 1K C1 S R S和R表示异步置1和清0端，不受CP的控制，直接置位端与直接复位端。 如不需直接置1和清0时， S和R端应接高电平。 CP 1S 1R C1 1S 1R S R C1 FB FA 1 J K 2. 逻辑功能分析 在此期间，FB 被 封锁保持不变（锁定）。 CP 1 当CP 1 ， 时，FA的状态由J和K输入端信号决定。 CP 1S 1R C1 1S 1R S R C1 FB FA 1 J K CP 2 当CP 0， 时 从锁存器输入门被打开，从锁存器按照主锁存器的状态 即主锁存器在CP下降沿前一瞬间的状态 翻转。 主锁存器被封锁，输入J、K的变化不会引起主锁存器状态变化； CP 1S 1R C1 1S 1R S R C1 FB FA 1 J K CP 即将主锁存器的状态转移到从锁存器的输出端，从锁存器的状态和主锁存器一致。 此时： 第二步，在CP下降沿 1→0时 从锁存器的输出才改变一次状态。此后主从锁存器的状态皆不改变。 可见，主从触发器克服了空翻