北邮数字电路与逻辑设计实验解释.docVIP

北京邮电大学 数字电路与逻辑设计实验 学院：电子工程学院 班级： 姓名： 学号： 班内序号： 实验一 Quartus II原理图输入法设计 实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真。 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用VHDL语言实现全加器。 四、VHDL代码和实验波形图 全加器VHDL代码：library?ieee;use?ieee.std_logic_1164.all;entity燽jq爄sport(a,b:in爏td_logic;co,so:out爏td_logic);end爀ntity燽jq;architecture燼爋f燽jq爄sbeginso=燼爔or燽;co=燼燼nd燽;end;library爄eee;use爄eee.std_logic_1164.all;entity爍jq爄sport(ain,bin,cin:in爏td_logic;cout,sum:out爏td_logic);end爀ntity爍jq;architecture燼爋f爍jq爄scomponent燽jqport(a,b:in爏td_logic;co,so:out爏td_logic);end燾omponent;signal燿,e,f:std_logic;beginu1:bjq爌ort爉ap(a=ain,b=bin,co=d,so=e);u2:bjq爌ort爉ap(a=e,b=cin,co=f,so=sum);cout=d?or?f;end; 原理图 半加器： 3、全加器波形图 波形分析：其中ain，bin为全加器输入，cin为低位的进位，cout为进位输出，sum为和 由图可看出，波形仿真了输入由000-111的情况，每种情况竖着看为真值表，易得出其确实完成了全加器功能。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fen is port( clk,clr:in std_logic; b:out std_logic_vector(6 downto 0); c:out std_logic_vector(5 downto 0)); end fen; architecture ar of fen is signal tmp:integer range 0 to signal out1:std_logic; signal qtemp:std_logic_vector(3 downto 0); begin p1:process(clk,clr) begin if clr=’0’ then tmp=0; elsif clkevent and clk=1 then if tmpthen tmp=0;out1=not out1; else tmp=tmp+1; end if; end if; end process; p2:process(out1,clr) begin if clr=0 then qtemp=0000; elsif(out1event and out1=1)then if qtemp=1010then qtemp=0000; else qtemp=qtemp+1; end if; end if; end process; p3:process(qtemp) begin case qtemp is when0000 = b=1111110; when0001 = b=0110000; wh