无短环不规则QC_LDPC码的快速编码及联合译码.docVIP

无短环不规则QC_LDPC码的快速编码及联合译码 摘 要： 基于不规则部分并行结构设计了一种高吞吐量，低复杂度，码长码率可变且去除四环的低密度奇偶校验LDPC码及其译码结构实现方案，该编码结构可针对不同码长的不规则部分并行结构LDPC码进行扩展，译码器采用缩放最小和定点（Sum?Min）算法实现译码，中间信息节点存储器地址采用格雷码编码，降低动态功耗；采用Xilinx公司的Virtex?5 XC5VtX150T?ff1156FPGA芯片设计了一款码长1 270，码率[12]的不规则部分并行LDPC码的编码器和译码器。综合结果表明：该编码器信息吞吐量为2.52 Gb/s，译码器在10次迭代的情况下信息吞吐率达到44 Mb/s。 关键词： 低密度奇偶校验码； 不规则码； 部分并行结构； FPGA 中图分类号： TN911.22?34 文献标识码： A 文章编号： 1004?373X（2015）17?0034?04 Fast coding and joint decoding of irregular QC_LDPC codes without short?cycle LIU Lei1， SUN Shulong1， CHANG Liang2， LI Huawang2 （1. Shanghai Institute of Microsystem and Information Technology， Chinese Academy of Sciences， Shanghai 200050， China； 2. Shanghai Engineering Center for Microsatellites， Shanghai 200120， China） Abstract： The low density parity check （LDPC） codes and the implementation scheme of the decoding structure were designed based on irregular semi?parallel structure. LDPC codes without four cycles have high throughput and low complexity， whose length and rate are variable. This coding structure can extend irregular semi?parallel LDPC codes with different code length. The decoder adopts Sum?Min algorithm to realize decoding. The memory address of middle information nodes applies Gray coding to reduce dynamic power consumption. Based on this structure， encoder and decoder of irregular semi?parallel LDPC codes were designed by using Xilinx Virtex?5 XC5VtX150T?ff1156 FPGA， whose code length is 1 270 bit and code rate is [12.] The comprehensive results show that the information throughput of this encoder can achieve 2.52 Gb/s and the information throughput rate of the decoder can reach 44 Mb/s in the case of 10 iterations. Keywords： LDPC code； irregular code； semi?parallel structure； FPGA 0 引 言 低密度奇偶校验码（Low Desity Parity Check，LDPC）又被称为Gallager码，是Gallager在1960年提出的，LDPC码在AWGN信道下具有非常好的性能，目前最好的仿真结果表明，随机LDPC码在AWGN白噪声下距离Shannon限仅0.004 5 dB。LDPC码是一类逼近Shannon限的随机码，其译码复杂度低，信息吞吐量大，灵活性高，可以避免Turbo码类似的错误平层，且完全可并行实现，更适合高速的无线数据业务。LDPC面临的最主要问题是它的编码复杂度高，是码长的O（[N2]），而