格雷码指针实现异步FIFO设计翻译_石倩.docVIP

本科毕业设计 外文翻译 专业名称 微电子学 学生学号 2012303531 学生姓名 石倩 指导教师 韩兵 完成时间 2016年5月 本科毕业设计英文翻译 指导教师评阅意见 学生姓名： 班级： 得分： 请指导教师用红笔在译文中直接进行批改，并就以下几方面填写评阅意见，给出综合得分（满分按100分计）。 1、专业术语、词汇翻译的准确性； 2、翻译材料是否与原文的内容一致； 3、翻译材料字数是否符合要求； 4、语句是否通顺，是否符合中文表达习惯。 中文译文： IOSR Journal of VLSI and Signal Processing (IOSR-JVSP) ISSN: 2319 – 4200, ISBN No. : 2319 – 4197 Volume 1, Issue 3 (Nov. - Dec. 2012), PP 32-37 高速AMBA AHB RoHS存储控制器 基于格雷码指针的异步FIFO设计 G.Ramesh, V.Shivaraj Kumar, K.Jeevan Reddy Dept. of Electronics and Communication, JNTUH, India 摘要：FIFO设计的改进技术是将FIFO异步时钟域之间彼此异步的写指针和读指针进行比较，异步FIFO的指针比较技术使用较少的同步触发器来构建FIFO。这种方法需要额外的技术来正确地合成和分析设计，这个在本文中详细说明。为了提高FIFO的速度，本设计采用了组合二进制/格雷码计数器，保持了二进制脉动进位逻辑。这种FIFO设计用于实现AMBA AHB兼容内存控制器。这意味着，高级微控制器总线架构兼容微控制器。此次的MC设计主要包括SRAM和ROM存储器来进行系统内存的控制。 关键词：AMBA，AHB，FIFO，格雷计数器，内存控制器 一、介绍 异步FIFO是指FIFO的设计中，其中数据值顺序地写入到使用一个时钟域控制的FIFO的缓冲器中，但数据值又通过另一个时钟域顺序地从相同的FIFO缓冲器中读出，其中两个时钟域是彼此异步的。设计异步FIFO一个常见的技术是使用格雷码指针将读写地址在生成异步FIFO满或空状态信号之前同步到相反的时钟域。一个有趣的和不同的方法关于FIFO满和空的产生是做一个指针异步比较，然后异步设置满或空状态位。本篇文章中的异步FIFO设计风格是进行异步指针比较和异步满和空标志，与这种风格的异步FIFO设计的重要细节都包括在内。本文实现的FIFO风格采用高效的格雷码计数器，它的实现将在下一节中描述。 二、格雷码计数器 一个格雷码计数器样式采用一组触发器，与伴随格雷码寄存器的格雷码到二进制码的转换，二进制增量，二进制码到格雷码转换。第二格雷码计数器样式，在本文中所描述的，使用两组寄存器，一个二进制计数器和第二捕获二进制到格雷码转换值。这种格雷码计数器的目的是利用二进制进位结构，简化了格雷码到二进制转换;减少组合逻辑，并增加格雷码计数器的频率上限。二进制计数器有条件递增的二进制值，它被传递给二进制计数器作为下个二进制计数值的两个输入，也被传递给简单二进制到格雷转换逻辑，由一个2输入的异或门每比特位。转换后的二进制值是下一个格雷计数值，并驱动格雷码寄存器输入。 图1：对于n位格雷码计数器的框图 这个实现需要两次触发器的数目，但降低了组合逻辑，并且可以以更高的频率工作。在FPGA设计中，额外的触发器可用性很少是一个问题，因为FPGA中通常含有更多的触发器比任何设计都不会使用。在FPGA设计中，降低了组合逻辑的量常常转化为在速度上显著改善。在图一的框图的PTR输出是一个n位格雷码的指针。 三、满/空状态判断 首先满和空标志产生有两个问题，满和空的确认是基于读和写指针是相同的表示的事实。因此，空和满之间有一些东西需要联系起来。一个已知的解决这个问题的方法是对两个指针追加附加位，然后比较附加位，如果相等（FIFO为空），如果不相等（FIFO为满），读写指针其它位要保持相同。 另一种解决方案是把地址空间划分为四个象限，解码两个计数器的两个MSB，以确定在两个地址指针相同的时候FIFO的满空状态。 图2：FIFO将会处于满状态因为写指针落后于读指针一个象限，这表示如图2所示“可能会满”的情况，当这种情况发生时，图4的方向锁存器被置位。 图3：因为RPTR一个象限落后于RPTRFI