EDA状态机.ppt

时序分析报告包括以下几部分：总结、时序要求的设置、时钟建立和保持的时序信息、tpd和tco、最小tpd和tco、最大时钟到达斜移、最大数据到达斜移、最小脉冲宽度要求、在时序分析期间忽略的时序约束以及生成的消息信息。 （5）重新全编译。在时序约束和引脚分配结束后，需要再次重新编译，将约束加入工程中。单击工具栏的 按钮，或者单击菜单【Processing】→【Start Compilation】命令，即可进行重新全编译。 3. 执行综合命令 设置好分析综合控制选项后，用户就可以执行综合命令了，点击菜单【Processing】→【Start】→【Start Analysis Synthesis】或单击综合工具按钮进行分析综合操作。 4. 查看综合报告 用户完成综合操作后，点击菜单Processing→Compilation Report或单击按钮点可以阅读Report文件（.rpt）查看综合报告获得综合信息。本实例运行Analysis Synthesis后的Report文件如图7-25所示。查看综合报告后如果没有问题，分析综合过程就结束了。 图7-25 Report文件 用户可以通过电路观察器RTL Viewer查看实例工程通过分析与综合之后生成的电路结构。在菜单中点击【Tools】→【Netlist Viewers】→【RTL Viewer】，出现如图7-26所示的RTL Viewer 窗口， RTL Viewer 包括原理图视图，同时也包括层次结构列表，列出整个设计网表的实例、基本单元、引脚和网络。 5. 用RTL Viewer观察综合后生成的电路结构 图7-26 RTL Viewer窗口 Quartus II Fitter 对设计进行布局布线，在Quartus II 软件中是指“fitting( 适配)”。Fitter 使用由Analysis Synthesis 建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配给最佳逻辑单元位置，进行布线和时序分析，并选定相应的互连路径和引脚分配。 7.2.6 布局布线 1. 布局布线控制选项设置 布局布线有很多选项可以设置，以便于用户更好地布局布线。 单击运行菜单的【Assignments】→【Settings】命令，或者单击工具栏 按钮，在弹出的【Settings】设置窗口中选择【Fitter Settings】项，出现如图7-27所示的布局布线设置对话框。 图7-27右侧所示的【Timing-driven compilation】部分是对时序相关的属性进行设置。其中，【Optimize hold Timing】是选择是否使用时序驱动编译来优化保持时间，选项“I/O Path and Minimum TPD Paths”表示以最小th、tco、tpd约束为优化目标。选项“All Paths”则除了以上目标外，还加了寄存器到寄存器的时序约束优化。本实例中选择“I/O Path and Minimum TPD Paths” 【Fitter effort】部分是用来选择提高设计工作频率还是缩短编译时间。“Standard Fit”标准布局就是尽量优化，追求最高工作频率。“Fast Fit”快速布局就是让编译时间减少50%，但工作频率可能降低。“Auto Fit”自动布局就是在满足设计时序的情况下降低布局布线程度，以减少编译时间。本实例中选择“Auto Fit”。 【Limit to one fitting attempt】指布局布线达到一个目标后就停止，以减少编译时间。 【Speed】项用来设置初始布局。当【Speed】改变后，布局布线算法也会随机改变，这样可以试验不同值，来优化最大时钟频率 图7-27 布局布线设置对话框 单击运行菜单【Processing】→【Start】→【Start Fitter】命令，即可单独执行布局布线操作。布局布线后，窗口中会自动弹出综合和布局布线编译报告，布局布线报告【Fitter】项就在【Analysis Synthesis】项下方，布局布线后的编译报告窗口如图7-28所示。 2. 启动布局布线器 图7-28 布局布线后编译报告窗口 7.2.7 建立约束重编译 单击运行菜单的【Assignments】→【Settings】命令，或者单击工具栏的 按钮，在弹出的【Settings】设置窗口中选择【Timing Analysis Settings】下的【Classic Timing Analyzer Settings】项，出现如图7-29所示的时序约束设置对话框。 1. 时序约束参