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基于ECP3的视频采集系统硬件设计 摘 要：本文介绍了基于FPGA芯片ECP3-70的视频采集系统硬件设计。CMOS传感器MT9P031与FPGA芯片ECP3-70的BANK0连接，进行视频采集。采集到的视频数据通过千兆以太网物理层芯片88E1118R上传至服务器。 关键词：ECP3-70 MT9P031 88E1118R 中图分类号：TN941.1 文献标识码：A 文章编号：1672-3791（2014）02（a）-0012-02 目前视频采集系统种类非常多，各有各的用途[1]。本文设计一种用较少芯片构成的、体积小型化，用于狭窄空间的高清视频采集传输系统。 1 系统构成 基于ECP3-70的视频采集系统如图1所示。系统采用LATTICE公司的FPGA芯片ECP3-70作为主控芯片。该芯片拥有67K LUTs，4320 Kbit系统存储器，4420 Kbit嵌入式存储器，145 Kbit分布式存储器，128个18×18乘法器，10个PLL，8个BANK、380个I/O。同时LATTICE拥有丰富的IP资源[2]。ECP3-70比较适合用在集成化要求高的场合。 视频采集系统的数据存储器采用2片EDE1116ACBG构成。该芯片是DDR2存储芯片，空间大小8 M×16 bit，1.8 V支持电压，800 Mbps吞吐率[3]。FPGA配置FLASH采用W25Q64构成。该芯片容量为64 Mbit，SPI接口，2.7～3.6 V电源电压[4]。关键数据保存的EEPROM采用AT93C65构成，容量为4 Kbit，三线串行接口，2M时钟速率，2.7～5.5 V电源电压[5]。 系统的工作过程如图1所示。系统上电，ECP3-70从W25Q64中读取程序数据码流，启动自身按程序工作。ECP3-70通过I2C接口配置CMOS传感器MT9P031，控制MT9P031获取视频数字信号。采集到的视频数据通过ECP3-70的I/O口获取，按乒乓存储结构存放在EDE1116ACGB中。ECP3-70从AT93C56中读取视频配置信息，配置从存储器中读出的原始视频数字信号。ECP3-70经过内嵌的千兆网MAC-IP核，控制千兆网物理层芯片88E1118R，把配置好的视频数据信号，经千兆RJ45接口发送到指定服务器中。 2 MT9P031与ECP3-70的连接 MT9P031与ECP3-70的连接时，在硬件上需要考虑时序、速率和电平问题。MT9P031芯片的寄存器配置时序为I2C时序。MT9P031的视频数据输出为12位并行输出，同步时钟为像素时钟、行同步信号、帧同步信号。即按照像素时钟的频率输出一个12位数据表示的像素；按照行同步信号时钟的频率输出一行像素；按照帧同步信号时钟频率输出一帧像素[6]。ECP3-70作为FPGA芯片，可以在内部使用VHLD语言或VERILOG语言编写程序，使得FPGA和MT9P031的I2C时序、像素时序完全匹配。 MT9P031的I2C最大时钟频率为400 kHz，像素时钟频率为96 MHz。ECP3-70的时钟频率可超300 MHz，满足MT9P031任何速率要求。 MT9P031有2种供电电压，分别为1.8 V和2.8 V，本系统选用2.8 V。MT9P031的I/O和ECP3-70的BANK0连接，ECP3-70的BANK0支持电源电压选择为2.5 V。MT9P031和ECP3-70的I/O口电平对比如表1所示。由表1表示中可见MT9P031在电平特性上完全可以和ECP3-70实现无缝连接。 由此可见MT9P031的所有数据接口可以和ECP3-70的BANK0的I/O直接连接在一起（见表1）。 3 88E1118R与ECP3-70的连接 千兆以太网物理层芯片88E1118R与ECP3-70的连接同样要考虑接口的速率、时序和电平特性。由于ECP3-70已经把BANK0连接到CMOS传感器MT9P031上了，所以把ECP3-70的BANK7和88E1118R连接。 88E1118R的GMII接口时钟速率为125 MHz，时钟上升沿和下降沿同时锁定4位数据，由此GMII的速率可以达到1Gbps[7]。显然ECP3-70的I/O是能够满足GMII接口的速率和时序需要的。同时ECP3-70给BANK7的I/O接口供电为3.3 V，和座机电话号码R的供电电源一致。ECP3-70在内嵌千兆网MAC-IP核的情况下，完全能控制88E1118R，形成千兆网链路。 4 结论 基于ECP3的视频采集系统设计完成后，PCB面积不大于75 mm×75 mm。若是把MT9P031和ECP3电路分开制成2块PCB，则每块PCB不大于50 mm×50 mm，完全可以用在对空间要求苛刻、数据传输率要求高的场合。基于ECP3的视频采集系统设计具有很强