VHDL编程--数字钟.docVIP

一、数字钟 要求： 1、能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s。 2、可以进行当前时间设置。 二、应用功能的详细说明00：00：00md1控制数字钟的开关，md2(1)控制数字钟的正常运行还是时间设置和md2(0)控制对时还是对分的设置。 md1：为0时，数字钟电源关闭；为1时，数字钟电源开启。 md2(1)：为0时，数字钟正常运行；为1时，数字钟进入设置状态。 md2(0)：为0时，数字钟对时进行设置；为1时，数字钟对分进行设置。 三、主要模块的算法描述scan6 由于试验箱上的8只显示数码管只有16个接脚，当显示四个以上时，每次只能显示一位，所以要显示六位要轮流输出，即扫描显示。人的视觉暂留大约为1/30s，所以每只数码管闪动频率为32Hz即可。那么8只数码管轮流显示一遍，时钟频率要大于256Hz。 2、计时模块hourten,huoroen,minten,minone,secten,secone 计时模块共分为6个部分，分别是时、分、秒的十位和个位。由每位之间的逻辑关系以及md1和md2来控制正常计数、进位和对小时分钟的设置。 3、译码模块dec7s 把计时模块输出的时、分、秒各位的二进制数翻译成能在七段数码管上显示的七位二进制码，能够显示0~9各个数字。 四、程序的源代码清单library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity digital_clock is port(clk:in std_logic; --扫描频率clk1:in std_logic; --计时频率 md1:in std_logic; --开关，0时有效 md2:in std_logic_vector(1 downto 0); --时间设置 dout:out std_logic_vector(6 downto 0); --译码显示 ms:out std_logic_vector(5 downto 0)); --扫描控制 end ; architecture one of digital_clock is signal sel:std_logic_vector(2 downto 0); signal hou1,hou2,min1,min2,sec1,sec2:std_logic_vector(3 downto 0); signal time:std_logic_vector(3 downto 0); begin ---------------------------------------------scan6 scan6:process(clk1,hou1,hou2,min1,min2,sec1,sec2) begin if clk1event and clk1=1 then if sel=101 then sel=000; else sel=sel+1; end if; end if; case sel is when 000=ms=000001; time=hou1; when 001=ms=000010; time=hou2; when 010=ms=000100; time=min1; when 011=ms=001000; time=min2; when 100=ms=010000; time=sec1; when 101=ms=100000; time=sec2; when others=ms=100000; time1=sec2; end case; end process scan6; ---------------------------------------------hourten ho