VHDL语言编写的数字钟源代码.docVIP

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2016-09-12 发布于重庆
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VHDL语言编写的数字钟源代码.doc

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VHDL语言编写的数字钟源代码

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity mms is port( com : out std_logic_vector(5 downto 0); clk,sz:in std_logic; ls : out std_logic; i : in std_logic_vector(9 downto 0); seg : out std_logic_vector(6 downto 0)); end mms; architecture wo of mms is signal a:std_logic_vector(2 downto 0); signal q,f1,f2,f3,f4,f5,f6,q1,q2,g1,g2,g3,g4,g5,g6:std_logic_vector(3 downto 0); signal r:std_logic_vector(5 downto 0); type state is (s0,s1,s2,s3,s4,s5); signal s : state; begin with q select seg=1000000when0000, 1111001when0001, 0100100when0010, 0110000when0011, 0011001when0100, 0010010when0101, 0000010when0110, 1011000when0111, 0000000when1000, 0010000when1001, 0010000when others; process(clk) begin if(clkevent and clk=1)then r=r+1;--a=a+1; if(sz=0)then q=q1;else q=q2;end if; if(q1=q2)then ls=1;else ls=0;end if; case s is when s0=r=000001;q1=f1;s=s1; when s1=r=000010;q1=f2;s=s2; when s2=r=000100;q1=f3;s=s3; when s3=r=001000;q1=f4;s=s4; when s4=r=010000;q1=f5;s=s5; when s5=r=100000;q1=f6;s=s0; end case; case s is when s0=r=000001;q2=g1;s=s1; when s1=r=000010;q2=g2;s=s2; when s2=r=000100;q2=g3;s=s3; when s3=r=001000;q2=g4;s=s4; when s4=r=010000;q2=g5;s=s5; when s5=r=100000;q2=g6;s=s0; end case; end if; end process; com=r; --with p select --f1=1000000when000000000, -- 1111001when100000000, -- 0100100when010000000, -- 0110000when001000000, -- 0011001when000100000, -- 0010010when000010000, -- 0000010when000001000, -- 1011000when000000100, -- 0000000when000000010, -- 0000000when000000001, -- XXXXXXXwhen others; f1=1001when i(9)=1else 1000when i(8)=1else 0111