第6章 时序逻辑电路的分析和设计.pptVIP

第六章 时序逻辑电路的分析和设计 6.1 时序逻辑电路的基本概念 一、 时序逻辑电路的结构及特点 　　　时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 三、时序逻辑电路功能的描述方法 逻辑方程式 状态表 状态图 时序图 一、分析时序逻辑电路的一般步骤 1．由逻辑图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。 例 6.2.1 试分析如图所示电路的逻辑功能，并画出状态图和时序图。 1．写出输出方程和驱动方程的表达式 由逻辑电路可知 2．写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： 3．作状态表和状态图 例6.2.1状态表 由状态表可作出其状态图如图所示。 4.画时序波形图 设电路的初始状态 ，则可得下图所示的时序图。 5．电路逻辑功能描述 　　由状态图可以看出，该电路在输入第六个计数脉冲CP后，返回原来的状态，同时输出端Z输出一个进位脉冲，因此该电路为同步六进制计数器。 6．检查电路能否自启动 该电路应有23=8个工作状态，由状态图可知，它只有6个有效状态被利用，还有110与111这两个没有被利用的无效状态。将110代入状态方程中，可得 ，再将111代入状态方程中，可得 ，而010为有效状态，即电路由于某原因进入无效工作状态时，只要继续输入计数脉冲CP，电路能自动返回到有效工作状态，因此该电路能自启动。 例6.2.2：试分析如图所示的时序逻辑电路。 （3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： ①当X=1时：触发器的次态方程简化为： 输出方程简化为： 根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。 CP1=Q0 （当FF0的Q0由0→1时，Q1才可能改变状态。） ②输出方程： ③各触发器的驱动方程： （4）作状态转换图、时序图。 CP1=Q0 （当FF0的Q0由1→0时，Q1才可能改变状态。） ②输出方程： ③各触发器的驱动方程： （4）作状态转换图、时序图。 一、同步时序逻辑电路的设计方法 2．同步计数器的设计举例 例6.3.1 设计一个同步5进制加法计数器 （3）选择触发器。选用JK触发器。 （4）求各触发器的驱动方程和进位输出方程。 　　画出电路的次态卡诺图。 根据次态卡诺图可得各触发器的次态卡诺图和次态方程： 利用逻辑分析的方法画出电路完整的状态图。 3．一般时序逻辑电路的设计举例 　　　典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。 （3）状态化简。 观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图: （4）状态分配。 该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的 三个代码表示。本例取S0=00、S1=01、S2=11。 （6）求出状态方程、驱动方程和输出方程。 列出D触发器的驱动表、画出电路的次态和输出卡诺图。 根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图： 由各驱动卡诺图可得电路的驱动方程： （7）画逻辑图。根据驱动方程和输出方程，画出逻辑图。 （8）检查能否自启动。 二、异步时序逻辑电路的设计方法 异步时序电路的设计比同步电路多一步，即求各触发器的时钟方程。 （2）选择触发器。本例选用下降沿触发的JK触发器。 （3）求各触发器的时钟方程，即为各触发器选择时钟信号。 用逻辑分析的方法画出电路完整的状态图： 本章小结 1．时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。 （2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程： （CP由0→1时此式有效） （Q0由0→1时此式有效） （3）作状态转换表。 （5）逻辑功能分析 由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。 Q /1 /0 /0 10 1 11 00 0 Q /0 01 Z 1 Q CP Q 0 例6.2.4：试分析下图所示的时序逻辑电路 该电路为异步时序逻辑电路。具体分析如下： （1）写出各逻辑方程式。 ①时钟方程： CP0=CP （时钟脉冲源的下升沿触发。） （2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程： （CP由1→0时此式有效） （Q0由1→0时此式有效） （3）作状态转换表。 （5）逻辑