实验五__用原理图入法设计8位全加器.docVIP

实验五 用原理图输入法设计8位全加器 1、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验原理： 利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备被许多诸如编程技术、硬件语言等新知识。除了最初的图形编辑输入外，其他处理流程都与文本（如VHDL文件）输入设计完全一致。 先由一个半加器构成一个全加器，再由一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。 3、主要仪器设备：EDA实验箱、QuartusII软件和计算机。 4、实验内容及过程： 利用QuartusII完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。 在E:/EDA/下建立一个新的文件夹为ADDER8。 本设计的思路是先设计1个1位半加器，因此建立新建文件夹E:/EDA/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹E:/EDA/ ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹E:/EDA/ ADDER8/adder8； (1)、用原理图输入法构造1位半加器 打开QuartusII软件，选择新建一个原理图文件，进入原理图编辑窗。在空白编辑窗的地方电击鼠标右键，选择加入模块。 此图电击OK，为加入输入引脚。以同样的方法加入其它模块，如下图所示。 对其连线。连线时注意，若信号为1位，则用导线进行连接，若信号为多位，则用总线进行连接。注意连线时，最后连好的线平滑，无x等标识方能表明线正确连接。 连好后更改输入输出引脚。 半加器仿真波形图如下图所示： 保存到E:/EDA/ ADDER8/h_adder路径下，文件名为h_adder。建立相应的工程文件，并编译。编译成功后转换为原理图模块。 (2)、用原理图输入法构造1位全加器 把1位半加器的模块和原理图拷入文件夹E:/EDA/ ADDER8/f_adder。用两个1位半加器构造1位全加器，以同样的步骤和方式建立1位全加器的原理图，如下图所示。加入半加器时，点击NAME下方空白框右边的浏览，找到E:/EDA/ ADDER8/f_adder里的h_adder模块加入，注意路径位置。 一位全加器仿真波形如下图所示： 连线正确后，修改相应的引脚，最后保存到E:/EDA/ ADDER8/f_adder路径下文件名为f_adder。建立其工程文件，因为此文件用到1位半加器，建立工程文件时注意要把1位半加器的原理图加入工程，编译才能通过。编译通过后转换为模块。 (3)、用原理图输入法构造8位全加器 把1位半加器和1位全加器的原理图和模块共四个文件拷入E:/EDA/ ADDER8/adder8，用1个1 位半加器和7个1位全加器构造8位全加器。 调入1位半加器和1位全加器的模块，连线构成如下图所示的8位全加器的原理图。并更改相应的输入输出引脚。其中a7a6a5a4a3a2a1a0为加数，b7b6b5b4b3b2b1b0为被加数，输出的和为num7..num0，输出的进位为count。 原理图建好后保存为E:/EDA/ ADDER8/adder8路径下的adder8，并建立相应的工程文件，因为此文件用到1位半加器和1位全加器，建立工程文件时注意要把1位半加器和1位全加器的原理图加入工程，编译才能通过。 编译通过后，进行引脚锁定。连好实验箱，打开电源，下载到实验箱上。选取模式1的电路实现此功能。键2、键1输入8位加数，从数码管2、1上可看到相应的输入；键4、键3输入8位被加数，从数码管4、3上可看到相应的输入；数码6/5显示加和；D8显示进位cout。查出对应的PIO口和对应芯片的引脚。保存引脚信息后重新编译，把引脚信息加入工程。 5、实验报告 详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；最后给出硬件测试流程和结果。 yuan, an increase of 17.5%; local government general budget revenue of 500 million Yuan, ... Painting, model culture creates new Ma Church community, creating