(Lab1)VerilogHDL瀹炶返.docVIP

实验一 Verilog HDL语法及ModelSim仿真 【实验目的】通过实验，掌握《可编程逻辑器件及其应用）的帮助在软件主菜单Help- SE Documentation- PDF Bookcase或Info Hub- ModelSim SE Users Manual.pdf中。） 【考核方法】实验完成后，将设计文件、软件输出结果、仿真波形等整理成实验报告（不用贴全部代码，自己满意的代码即可）。 三、设计实践 设计一个闰年判断模块，4位数的年份以压缩BCD码的形式存放在两个字节中，设计完成后编写测试向量对闰年模块进行测试，测试向量要覆盖闰年的几种类型。 后面附了一个闰年判断模块供参考，请先独立思考。 四、安装XILINX ISE软件 因为ISE软件体积巨大，这次做实验的同时，把下次实验课要用到的ISE Design Suite 14.4软件在后台装好。实验室机器已经安装了ISE 12.2但有些机器软件先检查一下。 2. tstmux.v文件内容 //`include ”mux2.v” module tstmux; reg ain, bin, sel_in; reg clock; wire outw; initial begin //初始化寄存器变量 ain 0; bin 0; sel_in 0; clock 0; end always #50 clock ~c