EDA计数器实验八.docVIP

实验 计数器一、实验目的 设计一个带使能输入、进位输出及同步清0的增1十进制计数器，波形图见图-1 设计一个带使能输入及同步清0的增1计数器，波形图见图-2 二、实验内容 图-1 计数器1波形图 图-2 计数器2波形图 在用VHDL语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为‘1’时，计数器的下一状态将自动变成‘0’。举例来说，假定计数器的值到达“111”是将停止，则在增1之前必须测试计数器的值。 如果计数器被说明为整数类型，则必须有上限值测试。否则，在计数顺值等于7，并且要执行增1操作时，模拟器将指出此时有错误发生。 下面的例子是一个3位增1/减1计数器：当输入信号UP等于1 时计数器增1；当输入信号UP等于0时计数器减1。 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity up_down is Port clk,rst,en,up: in std_logic; Sum: out std_logic_vector 2 downto 0 ; Cout: out std_logic ; End; Architecture a of up_down is Signal count: std_logic_vector 2 downto 0 ; Begin Process clk,rst Begin If rst ’0’ then Count others ’0’ ; Elsif rising_edge clk then If en ’1’ then Case up is When ‘1’ count count+1; When others count count-1; End case; End if; End if; End process; Sum count; Cout ’1’ when en ’1’ and up ’1’ and count 7 or up ’0’ and count 0 else ‘0’; End; 参考以上实例完成实验目的中所要求的2个计数器的设计。三、实验连线 1、en、clr分别SW1、SW2 clk（对应管脚为IO3），（将_CLK与IO3相连，调节拨码SW17—SW20,使输出1Hz时钟） Q对应IO9—IO12，co对应IO13， IO9—IO13用导线连接L1—L5 功能选择位[3..0]状态为0001，即16位拨码SW1—SW16被选中输出到总线D[15..0] 2、本实验没有co，其它接线同1 计数器引脚分配 （1） 计数器引脚分配 （2） 实验 数字钟一 设计要求 具有时，分，秒，计数显示功能，以24小时循环计时。 具有清零，调节小时、分钟功能。 具有整点报时功能，整点报时的同时LED灯花样显示。二 实验目的 1．掌握多位计数器相连的设计方法。 2．掌握十进制，六进制，二十四进制计数器的设计方法。 3．继续巩固多位共阴级扫描显示数码管的驱动，及编码。 4．掌握扬声器的驱动。 5．LED灯的花样显示。 6．掌握EPLD技术的层次化设计方法。三实验原理 1．时钟计数： 秒——60进制BCD码计数； 分——60进制BCDD码计数； 时——24进制BCDD码计数； 整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出，编码和扫描部分可参照前面实验。 3．扬声器在整点时有报时驱动信号产生。 4. LED灯在整点时有花样显示信号产生。实验内容及步骤 1.根据电路持点，可在教师指导下用层次设计概念，将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，让几个学生分做和调试其中之一，然后再将各模块合起来联试，以培养学生之间的合作精神，同时加深层次化设计概念。 2.了解软件的元件管理深层含义，以及模块元件之间的连接概念。了解如何融合不同目录下的统一设计。模块说明: 各种进制的计数及时钟控制模块（10进制、6进制、24进制）; 扫描分时显示,译码模块; 彩灯,扬声器编码模块; 各模块都是由HDL语言编写。图-1 数字钟各模块连接示意图 实验连线 ◎输入接口： 代表清零，调时，调分信号RESET，SETHOUR，SETMIN的管脚分别已经连接按键开关。 代表计数时钟信号CLK和扫描时钟信号CKDSP的管脚分别已经同1HZ时钟源