异步fifo设计源程序.docVIP

常用经典电路设计——异步fifo （1）当写时钟和读时钟为同源时，定义为同步fifo； 当不同源时，定义为异步fifo。同步fifo设计较简单，异步fifo设计较难。Fifo结构形式： （2）常用Fifo可采用存储器或IP方式实现。下面主要描述异步fifo。 //************************ // description // asyn_fifo //************************ Module fifo rst_n, wr_clk，d_in, wr_enb, rd_clk， d_out, rd_enb， empty_ind, full_ind ; Input rst_n ; Inpuy wr_clk， wr_enb ; Input rd_clk, rd_enb ; Input empty_ind, full_ind ; Input [3:0] d_in ; Output reg [3:0] d_out ; Reg [3:0] fifo_mem [15:0] ; Reg [4:0] wr_addr , rd_addr ; always @ posedge wr_clk begin if ~rst_n wr_addr 5’h00 ; else if wr_enb wr_addr wr_addr + 1’b1 ; end always @ posedge wr_clk begin if wr_enb fifo_mem[wr_addr[3:0]] d_in ; end always @ posedge rd_clk begin if ~rst_n rd_addr 5’h00 ; else if rd_enb rd_addr rd_addr + 1’b1 ; end always @ posedge rd_clk begin if rd_enb d_out fifo_mem[rd_addr[3:0]] ; end //******************************************************// reg [5:0] wr_addr_gary, wr_addr_delay1, wr_addr_delay2, wr_addr_delay3 ; assign wr_addr_gary G wr_addr ; //二级制转换为格雷码 always @ posedge wr_clk or negedge rst_n begin if ~rst_n wr_addr_delay1 5’h00 ; else wr_addr_delay1 wr_addr_gary ; end always @ posedge rd_clk or negedge rst_n begin if ~rst_n wr_addr_delay2 5’h00 ; else wr_addr_delay2 wr_addr_delay1 ; end assign wr_addr_delay3 F wr_addr_delay2 ; //格雷码转换二级制 wire [4:0] fifo_addr wr_addr_delay3 – rd_addr ; wire fifo_state | fifo_addr [3:0] ; always @ posedge rd_clk or negedge rst_n begin if ~rst_n begin empty_ind 1’h1 ; full_ind 1’h0 ; end else case fifo_addr[4], fifo_state 3’b00: begin // fifo is empty empty_ind 1’h1 ; full_ind 1’h0 ; 3’b01: begin // fifo is no empty and no full empty_ind 1’h0 ; full_ind 1’h0 ; end end 3’b10: begin // fifo is full empty_ind 1’h0 ; full_ind 1’h1 ; end 3’b11: begin // fifo is overflow end end Endmodule