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基于FPGA的HDB3解码系统设计与实现 　　【摘 要】基带传输要求传输的码型具有无直流分量、便于提取定时时钟、低频分量少和具备一定程度的检错能力等，而HDB3码型（三阶高密度双极性码）完全能够满足上述的要求，并且在与FPGA结合的基础上，具有了高集成度、高速度的优点。本文对三阶高密度双极性码的原理进行了初步介绍，进而比较了HDB3码相对其他种类码型的优势。选用ALTERA公司的Cyclone系列FPGA芯片，进行了基于FPGA的HDB3解码电路设计。并且，通过仿真观察电路的输出波形，与理论的输出波形进行对比，发现两者完全相同，在实际通信系统的应用中，采用该种方法能够很好的满足传输，具备了很高价值。 　　【关键词】无线传输；HDB3解码；FPGA；码型选择；Verilog HDl 　　1 HDB3码的优点 　　在通过数字通信进行数据传输时，通常要把数据进行长距离的传输，在数据信息进行传输之前，通常要对原始的数据信息进行编码，转变为数字基带信号，在经过数据调制之后进行传输。而另一端的接收端，先对数据进行解调将数字基带信号进行恢复，然后通过解码器进行数据解码，还原为传输之前的信息编码。在实际的远距离传输过程中，高频分量的衰减程度随着传输距离的增加爱而增加。此外，信号中的直流分量会受到传入通道中的电容的隔断作用；而低频率分量会因为耦合变压器的衰减作用而变弱，极大的影响了信号的传输距离和信号的质量。针对上述情况，在传输过程中应当对信号当中的，高频分量、低频分量、直流分量进行限制。此外，为了充分利用有限的频带，定时时钟信息通常不进行传入，采取在传输的码型中记性提取的办法，这就要求传输的码型要具备提取定时时钟的能力。在对双极性反码的基础上改进的HDB3编码，具备了低频成分量少、不含直流成分的 优点。在提取定时时钟时，不会因为多个0编码的出现造成难以提取的问题。同时，HDB3具备一定程度的检错能力。FPGA又称为现场可编程门阵列，可以根据系统设计的需要，设计者可以通过FPGA对其进行编程，能够完成数字电路的各种逻辑功能。通过FPGA内部的逻辑结构，逻辑器件在确定逻辑功能之后，能够胜任复杂的逻辑电路和时序电路，具有很广阔的应用前景。本文中将HDB3与FPGA进行结合，克服了HDB3编码集成度低、难以维护和升级的缺点。 　　2 HDB3码的解码设计 　　相对于HDB3码的编码原理，解码的原理就相对来说比较简单了。与编码规则相对应，我们对受到破坏的符号进行观察，受到破坏的符号与前边的符号均是相同极性的（除0以外）。根据这一特点，可以推断出破坏点V的位置。推断出V破坏点前边肯定是连续的“0”，对这4个连续的“0”码进行还原，然后将剩余的-1、+1改成符号“1”，这样就能完成对原信息编码的过程。而相对应的解码过程，其本质就是对编码过程的逆处理。HDB3码原来是一条双极性的单路码流，对其进行分离，成为两条单极性的码流：-HDB3、+HDB3。然后再码流中找出编码过程中插入的V码和B型码，将-HDB3码中的B00V，还原为0000；与前者类似，唯一不同的是将-HDB3中的000V还原为0000. 　　2.1 检测V码 　　V码分为+V码和-V码，检测过程中应当同时进行检测，因其监测过程基本相同，在此我们只对+V码进行介绍。对+V码的监测原理就是，控制在负整流电路输入的信号，对在正整流电路输入的信号进行检测。在正整流电路到来时对其进行计数，每当计数到1后，就会发出一个正码脉冲，并对清零计数器。在计数没有达到1时，检测到负整流电路信号则清零计数器。因为，只有当两个正整流脉冲之间没有扶正流信号时，两者才都是同极性的的，以此来达到检测正V码的目的。同正V码的检测原理类似，唯一不同的便是，负V码的检测是在控制正整流信号的前提下，对负整流信号进行计数。在完成了对V、B码的检测之后，需要将V码和B码之前的三个编码全部还原成“0”码。这一过程是通过现在的事件，决定过去的事件，这时就需要通过移位寄存器去解决。 　　2.2 解码电路的设计 　　在解码电路中包括三个主要的组成部分，V型脉冲监测部分、单双极性变换部分、取代码消除电路部分。将输入的HDB3码设定为高电平，对接收到的首先进行单双进行在转换，即将单路双极性的HDB3，分离成两条单极性HDB3码流。再通过后续的触发器，分离后得到的+HDB3和-HDB3码流进行不归零操作。通过B3触发器与两条肺门线路构成电路，对V型脉冲进行检测。如果所检测的HDB3码流中不含有V型脉冲时，检测电路中的两条非门输入的为高电平；如果含有V型脉冲，则与之相反，输出的为低电平。剩余的触发器和非门组成了一条电路，具有取消代码的功能。 　　3 HDB3 码编解码电路的 FPGA 实现 　　有多种方式能够实现通过硬件实