基于FPGA的FIR数字滤波器的优化设计剖析.docVIP

　　在图像处理、语音识别等数字信号处理中，数字滤波器占有重要的地位，其性能对系统有直接的影响。随着系统在宽带、高速、实时信号处理上要求的提高，对滤波器的处理速度、性能等也提出更高的要求。目前数字滤波器的硬件实现方法通常采用专用DSP芯片或FPGA，DSP特有的一些硬件结构和特性使其非常适合作数字滤波电路，但由于其软件算法在执行时的串行性，限制了它在高速和实时系统中的应。FPGA最明显的优势在于其实现数字信号处理算法的并行性，可以显著提高滤波器的数据吞吐率，随着FPGA技术的不断发展，现在的FPGA不仅包含查找表、寄存器、多路复用器、分布式块存储器，而且还嵌入专用的快速加法器、乘法器和输入/输出设备，因而成为高性能数字信号处理的理想器件。而在FPGA中，数字滤波器不同的实现方法所消耗的FPGA资源是不同的，且对滤波器的性能影响也有较大差异。基于此，本文从FIR滤波器的系数考虑，采用CSD编码，对FIR数字滤波器进行优化设计。 　　1 FIR滤波器的基本原理 　　一个L阶的FIR数字滤波器的基本系统函数见式(1)： 　　 　　式中：h(n)表示滤波器的系数;x(i)表示带有时间延迟的输入序列，此表达式对应的直接型实现结构可用图1来表示。 　　 　　可以看出，FIR滤波器是由一个“抽头延迟线”加法器和乘法器的集合构成的。传给每个乘法器的操作数就是一个FIR系数。对每次采样x(n)