八选一数据选择器剖析.docVIP

1.4’b10012=（?6‘b100100），4’b10012=（?4’b0010?）。 2、完整的条件语句将产生（?组合逻辑电路?）电路，不完整的条件语句将产生（?时序逻辑电路 ）电路。 3、?用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。 4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件 PLD） 5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。 6、一个基本的Verilog-HDL程序由（Verilog-HDL ）模块构成。 7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA工具软件）、（EDA开发系统 ） 8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法 ）、（采用硬件描述语言）、（高层综合和优化 ）.（并行工程）、（开放性和标准化） 9、当前最流行的并成为IEEE标准的硬件描语言是（ VHDI ）和（ Verilog-HDL） 10、一个完整的Verilog-HDL设计模块包括：（ 模块关键字和模块名 ）、（ 端口列表 ）、（端口定义 ）、（ 功能描述 ）这4部分。 11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（ 输出端口 ）、和（双向端口 ） 12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述 ）、（ 数据描述）和（结构描述 ） 13、Verilog-HDL的数值集合由哪四种基本的值组成（ 0）、（1 ）、 x）、( z ） 14、10’hxf=（ 10’xxxxxx1111 ） 10’hzf=（ 10’zzzzzz1111 ） 15、若a=5’b10x01,b=5’b10x01,则a= =b的结果为（ X ）、a= = =b的结果为（ 1 ） 16、Wire[15:0] wire-b表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。 17、若A=5’b11011,B=5’b10101,则有A=(0）|B=（1） ~A=（5’b00100）AB(5’b10001) 18、若A=8’b1000_0100则A3的结果为（11’b10000100000）A3的结果为（8’ 19、对于Verilog-HDL语言中的关键字，在建模时都必须（小）写。 20、if(a) out1=int1; else out1=int2;当a= （1）执行out1=int1 ；当a=（0） 执行out1=int2 二、选择题： 21、在verilog语言中整型数据与（???C?）位寄存器数据在实际意义上是相同的。 ?A、?8?? B、16? ? C、32?? D、?64?? 22、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（?C??）?。 ??A．FPGA全称为复杂可编程逻辑器件； ??B．FPGA是基于乘积项结构的可编程逻辑器件； ??C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。 ?23.?子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（???B???）。 ?①流水线设计②资源共享③逻辑优化④串行化 ?⑤寄存器配平⑥关键?路径法 ??A．①③⑤?B．②③④??C．②⑤⑥??D．①④⑥? 24、下列标识符中，（?A）是不合法的标识符。 A、9moon??B、State0?C、Not_Ack_0? D、signall 25、下列语句中，不属于并行语句的是：（D??）? A、过程语句B、assign语句 C、元件例化语句D、case语句 26、在verilog中，下列语句哪个不是分支语句？（??D ）?? A.if-else? B、case C、casez? D、?repeat?? 27、下列标示符哪些是合法的（ B ） A、$time B、_date C、8sum D、mux# 28、如果线网类型变量说明后未赋值，起缺省值是（ D ） A、x B、1 C、0 D、z 29、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ） A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 30、reg[7:0] mema[255:0]正确的赋值是（ A ） A、mema[5]=3’d0,B、8’ d0; C、1’ b1