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EDA技术 第二章 Verilog语法 第一节 VerilogHDL的模块结构 VerilogHDL以模块（module）为基本单位，一个顶层模块包含所有的子模块，并作为一个功能整体与其他模块或者外设进行通信。 例2.1（p11） //----------------------------------------------------------------------------------------------- // Module : Selector // Filename : Selector // Author : Wu Bin // Date : Oct.9,2008 // Version : 1.0 // Discription: Function: 2 to 1 selector //----------------------------------------------------------------------------------------------- `timescale 10ns/10ns //时间尺度，仿真用 //(`define name value) module muxtwo( //这里用逗号“，”隔开，最后一个结尾