第5章数字逻辑电路复习-2016.5.19探索.pptVIP

（2）按数字的增减趋势 （1）按计数进制 　 （3）按触发器是否由 同一计数脉冲控制　 　　计数器主要用于对时钟脉冲计数，分频、定时的时序电路 二进制计数器 二-十进制计数器 Ｍ进制计数器 加法计数器 减法计数器 可逆计数器 同步计数器 异步计数器 5.3.3 计数器 异步计数器 小结：异步计数器的各触发器的时钟脉冲端不是全都连接在CP上，其动作有先后之分，但其电路结构较这简单。 （2）同步计数器 所谓“同步”是各触发器的时钟端 CP 都连接在一起，即触发器的状态变换和计数脉冲同步，这是与“异步”的不同之处，同步计数器的速度比异步计数器快。 四位同步二进制加法计数器 3、任意进制计数器 实现方法：一般用现有的中规模(MSI)计数器芯片的清零端或置数端，让电路跳过某些状态来获得 假设已有的芯片是M进制计数器，若要得到N进制计数器： （1）若NM，只要一块芯片即可实现，常采用置零、置数的方法来构成N进制计数器 （2）若NM，则需要多块芯片通过级连来扩大容量。 ※ 四位同步二进制加法计数器集成芯片74161 (a) 逻辑符号 （b）引脚排列图 D0~ D3：并行输入数据端 Q0~Q3：计数器状态输出端 异步清零端 同步置数端 CO：进位信号输出端 EP、ET：工作状态控制端 CP：时钟脉冲端 74LS161逻辑功能表 ①异步清零功能。当 =0时，计数器异步清零：即所有触发器立刻清零，计数器输出状态Q3Q2Q1Q0=0000。 ②同步并行置数功能。当 时，在CP上升沿的作用下，并行输入数据D3 D2 D1D0，使计数器的输出端状态Q3Q2Q1Q0 = D3 D2 D1D0 。 ③保持功能。当 时，若ET·EP=0，则计数器将保持原来状态不变。对于进位输出信号则会有两种情况：ET=1，CO= Q3Q2Q1Q0；若ET=0，CO=0。 74LS161逻辑功能表 ④计数功能。当 时，若ET=EP=1，则在时钟脉冲CP上升沿的连续作用下，计数器的Q3Q2Q1Q0状态将按0000→0001→0010→0011→0100→0101→0110→ 0111→1000→1001→1010→1011→1100→1101→1110→ 1111→0000的次序循环变化，完成四位二进制（十六进制）加法计数。 例6 试用74161构成一个十二进制计数器。 解：74161是一个十六进制计数器，因它有异步清零与同 步置数端，故用置零法或置数法都可构成所需进制 的计数器。 (1)用置零法，即利用异步清零端 将计数器复位。 ① 写出状态SN的二进制代码：SN＝S12＝1100. ② 求异步清零端（低电平有效）的逻辑表达式： ③ 画连线图。根据74161逻辑符号和异步清零端的逻辑表达式，画出十二进制计数器的电路图如图。 S12＝1100存在时间极短，不包含在稳定状态中 (1)异步置零法----即利用异步清零端 将计数器复位。 (2)用置数法，即用同步置数端 将计数器复位。 ① 写出状态SN-1的二进制代码：SN-1＝S11＝1011. ② 求同步置数端（低电平有效）的逻辑表达式： ③ 画连线图。根据74161逻辑符号和同步转数控制端的逻辑表达式，画出十二进制计数器的电路图如图。 (2)同步置数法，即利用同步置数端 将计数器复位。 * * * * 第五章 数字逻辑电路 第五章 数字逻辑电路 第五章 数字逻辑电路 第5章复习要点 第 5 章 数字逻辑电路 本章主要内容 5.3 时序逻辑电路的分析 5.1 逻辑函数基础 5.2 组合逻辑电路的分析 1. “与” 门电路 即：有“0”出“0”， 全“1”出“1” Y=A B C 逻辑表达式： 逻辑符号： A B Y C 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 0 1 0 0 0 0 1 1 0 0 1 0 0 1 1 1 1 A B Y C “与” 门逻辑真值表 2. “或” 门电路 即：有“1”出“1”， 全“0”出“0” Y=A+B+C 逻辑表达式： 逻辑符号： A B Y C 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 0 0 1 0 1 1 1 0 1 0 1 1 1 1 1 A B Y C “或” 门逻辑真值表 3. “非” 门电路 1 0 逻辑表达式： 1 0 A Y “非” 门逻辑真值表 逻辑符号