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使用Verilog HDL 硬件描述语言设计复杂数字逻辑 第一课 一．概述 本课程的内容 学习使用Verilog HDL 进行复杂数字逻辑的设计 什么是HDL(Hardware Description Language) 是一种用形式化的方法来描述数字电路和设计数字逻辑系统的语言。 用HDL来设计数字逻辑的一般方法 传统方法： - 查用器件手册 - 选用合适的微处理器和电路芯片 - 设计面包板和线路板 - 调试 - 定型 现代的设计方法： - 选用合适的 EDA仿真工具； - 选用合适电路图输入和HDL编辑工具； - 逐个编写可综合HDL模块； - 逐个编写HDL测试模块； - 逐个做HDL 电路逻辑访真； - 编写HDL总测试模块； - 做系统电路逻辑总仿真； 定型， FPGA编码或ASIC投片 现代设计方法的优点 ?电路的逻辑功能容易理解； ?便于计算机对逻辑进行分析处理； ?把逻辑设计与具体电路的实现分成两个独立的阶段来操作； ?逻辑设计与实现的工艺无关； ?逻辑设计的资源积累可以重复利用； ?可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。 Verilog HDL 起源 发展 特点 其他的硬件描述语言 VH