原创力文档- 1、本文档共3页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
查看更多
第四讲常用Verilog语法的细节
第四章 例题
例：
if A 1’bx $display “AisX” ; 当A等于X时，这个语句不执行
if A 1’bx $display “AisX” ; 当A等于X时，这个语句执行
例：
module shift;
reg [3:0] start, result;
initial
begin
start 1; //start在初始时刻设为值0001
result start 2 ;
//移位后，start的值0100，然后赋给result。
end
endmodule
例： 4’b1001 1 5’b10010; 4’b1001 2 6’b100100;
1 6 32’b1000000; 4’b1001 1 4’b0100;
4’b1001 4 4’b0000;
例： reg [3:0] B;
reg C;
C B;
//相当于：C B[0]B[1] B[2] B[3];
由于缩减运算的与、或 运算规则类似于位运算符与、或 运算规则,这里不再详细讲述,请参照位运算符的运算规则介绍。
[例1]:
always @ posedge clk
begin
b a;
c b;
end
[例2]:
always @ posedge clk
begin
b a;
c b;
end
[例1]：begin
areg breg;
creg areg; //creg的值为breg的值。
end
/* 从该例可以看出，第一条赋值语句先执行，areg的值更新为breg的值，然后程序流程控制转到第二条赋值语句，creg的值更新为areg的值。因为这两条赋值语句之间没有任何延迟时间，creg的值实为breg的值。当然可以在顺序块里延迟控制时间来分开两个赋值语句的执行时间，见[例2]：*/
[例2]： begin
areg breg;
#10 creg areg;
//在两条赋值语句间延迟10个时间单位。
end
[例3]：parameter d 50; //声明d是一个参数
reg [7:0] r; //声明r是一个8位的寄存器变量
begin //由一系列延迟产生的波形
#d r h35;
#d r hE2;
#d r h00;
#d r hF7;
#d - end_wave; //触发事件end_wave
end
[例4]：fork
#50 r h35;
#100 r hE2;
#150 r h00;
#200 r hF7;
#250 - end_wave; //触发事件end_wave.
join
[例5]：fork
#250 - end_wave;
#200 r hF7;
#150 r h00;
#100 r hE2;
#50 r h35;
join
文档评论（0）