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A組-研究所類全客戶設計 初賽時間為3月23日(三) 8:30~20:30，初賽當日請密切注意IC競賽網頁與CIC網頁，所有最新訊息將於網頁上公告。請參賽隊伍於早上10點半前完成下列步驟進行初賽登錄，主辦單位將依完成此步驟之隊伍數決定各組最後得獎名額，請務必完成登錄動作，以免影響您的權益。 ※請參賽者將作品在今天20:30前上傳至FTP。 請將的隊伍參賽資料E-mail至 icdesign_a@.tw : 參賽組別：A組-研究所類全客戶設計 參賽編號：(例：10001) 參賽姓名：張三、李四 信件標題請標示為「IC設計競賽初賽資料登錄」 ※初賽之注意事項請參閱競賽手冊 2011 University/College IC Design Contest Full Custom Category for Graduate Level -------- Tri State Level Shift -------- 1. 題目概述 本題目是設計一個Tri State Level Shift，將輸入訊號1V的邏輯訊號透過一個Level Shift，將訊號轉換至1.8V的邏輯訊號。evel Shift即是用來克服這個缺點。此電路為雙電源操作，雙電源的Level Shift 構造較為簡單，但需要額外的電源支援操作。 特性 輸入：IN、EN，邏輯訊號(1V) 輸出：OUT，邏輯訊號(1.8V) 電源：VDDH (1.8V) 、VDDL (1V) 電路: 圖1、電路圖 2. 規格要求 在競賽時間內完成電路設計流程，符合題目規格要求進行初賽名次排名。設計電路圖如圖1所示，請勿額外增加描述電路以外的電晶體，以免喪失評分資格。量測電路為post layout simulation result，需在TT/FF/SS corner下通過規格要求，溫度27度，主供應電壓(VDDH)1.8V，低電壓供應(VDDL)1.0V。負載0.2pF，佈局時不包含負載電容。 輸入輸出規格 輸入與輸出波形如下： 圖2、輸入與輸出波形 表1為輸入輸出之特性規格要求項目（6項，S1~S6） Table 1: The parameters and symbols Parameter Symbol S1:Rise Time Delay (Tdr1) 輸出上昇延遲時間（輸入IN至輸出OUT）。 S2:Fall Time Delay (Tdf1) 輸出下降延遲時間（輸入IN至輸出OUT）。 S3:Rise Time (Tr1) 輸出訊號（OUT）上昇時間（0.18V to 1.62V）。 S4:Fall Time (Tf1) 輸出訊號（OUT）下降時間（1.62V to 0.18V）。 S5: Power (P) 功率消耗 S6:Chip Area 佈局面積 表2為電路設計規格（6項，S1~S6） 進入電路規格測試前，先確定輸入波形與輸出波形、操作頻率是否如圖2所示： Table 2: Design Specifications This work P (uW) Tdr1 (ns) Tdf1 (ns) 250 IN(OUT IN(OUT 2.5 2.5 Chip Area (um2) Tr1 (ns) Tf1 (ns) 650 OUT OUT 1 1 3. 模擬注意事項與量測 模擬軟體：請使用HSPICE 2010.12（含電路模擬及驗證），以工作站為平台。 佈局：使用Virtuoso or Laker。 驗證：Calibre （含DRC、LVS、PEX），由評分時進行，不需附上PEX的檔案。評分時，Calibre PEX 僅抽取Capacitor (“C+CC”設定) 。 本章節列出題目要求，以及評分時會使用的各項模擬參數、電壓源及訊號源。 C1 OUT GND 0.2PF .lib cic018.l TT VGND GND 0v DC 0v VVDDH VDDH GND DC 1.8v VVDDL VDDL GND DC 1v XTSLS VDDH VDDL GND EN IN OUT TSLS V1 IN GND PULSE (0V 1V 0 0.2n 0.2n 4.8n 10n) V2 EN GND PWL 10ns 1V 10.2ns 0V 20ns 0V 20.2ns 1V 30ns 1V 30.2ns 0V 40ns 0V 40.2ns 1V 50ns 1V .temp 27 .options accurate=0 post=1 .tran 0.01n 50ns .MEAS TRAN P AVG POWER FROM = 0ns To = 50n