第八章补充数字辑电路.docVIP

第五章数字逻辑电路仿真 5.1组合逻辑电路仿真 组合逻辑电路是相对于时序电路而言的，组合逻辑电路在结构上由各种逻辑门构成，它不包含记忆功能器件，特点是，在任何给定时刻的输出值仅与该时刻电路的输入值有关，而与过去的输入状态无关。 常用的组合电路有半加器、全加器、比较器、编码器、译码器、数据选择器、奇偶校验器等。 5.1.1 编码器的仿真 利用simulink模块搭建一个三位二进制编码器。 模型分析 一个三位二进制编码器，也叫8线3线二进制编码器。真值表如下： X0 X1 X2 X3 X4 X5 X6 X7 Z2 Z1 z0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 根据真值表得逻辑表达式如下： Z2 =X4+X6+X5+X7 Z1 =X2+X3+X6+X7 Z0 =X1+X3+X5+X7 模型搭建 首先建立一个*.mdl模型文件，之后选用所需模块。 Pulse Generator(脉冲序列发生器)，位于simulink节点下的Source库中，用于产生所需的原始