hdb3编译码的DSP实现-胡轶男、韩睿松.docVIP

DSP课程设计 自主设计题目实验报告 HDB3编译码的 DSP实现 院（系）： 电子信息工程学院 通信工程专业 设计人员： 胡轶男 学号 韩睿松 指导教师： 杨 恒 目 录 一、设计目标及概述………………………………………………………2 二、设计原理、方案说明…………………………………………………2 三、程序设计及源代码……………………………………………………7 四、程序调试及结果分析…………………………………………………19 五、设计总结………………………………………………………………20 六、参考文献………………………………………………………………21 一、设计目标及概述 1.1、设计概述 数字基带信号的传输是数字通信系统的重要组成部分之一。在有些数字通信场合下，基带信号可以不经过载波调制和解调进行直接传输。为此，通常需要对基带信号进行变换，以适合在基带信道中的传输。而这种变换的过程实际上也就是对基 带信号的编码过程。于是，出现了各种各样的码型。不同的码型有不同的特点和不同的用途。其中，HDB3码(三阶高密度双极性码)因其无直流成份，低频成份少和连0个数最多个等明显优点，对定时信号的恢复十分有利，而成为CCITT协会推荐使用的基带传输码型之一。 HDB3码是重要的基带传输码型之一。HDB3编码、解码器可以用专用的DSP芯片完成设计，以往设计用VHDL语言设计实现较多。本文给出了一种的基于MS320vc5402芯片的HDB3编码、解码器设计方案，以便于实现信息的基带传输。实验过程中通过两块板子的串行通信验证了编解码过程的正确性。 1.2、设计目标 （1）使用DSP实现HDB3编码及解码过程，利用基带传输验证其正确性 （2）采用A/D转换器从MIC输入口实时采集语音信号，进行HDB3编码后从SPEAKER输出口输出。 （3）利用另一块TMS320vc5402实验板实时接收，解码，验证其和发端的信息是否一致 （4）使用指示灯对编码、解码等过程进行指示。 二、设计原理、方案说明 2.1、设计原理 （1）HDB3编码原理 HDB3码的编码规则：在二进制消息代码序列中， ①当连“0”的数量不大于3时，HDB3编码规律与AMI码相同； ②当出现4个或超过4个连“0”时，将每4连“0”小段的第4个0变换成与前一非0符号(+1或一1)同极性的符号，用“V”脉冲表示，以破坏AMI码极性交替规律。所以，“V”脉冲称为破坏脉冲，“V”脉冲和前3个连“0”(“000V”)称为破坏节； ③为了使脉冲序列不含直流分量，必须使相邻的破坏点V脉冲极性也交替； ④当相邻V符号之间有奇数个非0符号时，能保证(2)和(3)条件成立；当有偶数个非0符号时，则得不到保证，这时应将该小段的第1个“0”变换成“+B”或“一B”，B符号的极性与前一非0符号相反，并让后面的非0符号从V符号开始再交替变化。 HDB3码编码波形实例如图1所示。 以下为一种通用的HDB3编码、解码系统的系统框图。但是我们在编程中和该框图中的一般设计有些不同，我们在编码时先将一串码字转换成AMI，在进行V、B等节点的判断，判断方法也有些差别，这部分可以参看我们程序源代码中的注释。 （2）相关理论知识准备： （1）DSK系统基本结构：5402 DSK主要包括100MHz VC5402 DSP1个软件等待周期的64K字的外部SRAM存储器，256K字的FLASH存储器，内嵌的并口仿真器，模拟输入/输出音频接口，以及扩展板接口。其结构如下图：DSK的主要硬件资源包括： DSP主芯片1枚：100 MHz TMS320VC5402 DSP RAM 1枚：1个软件等待的64K×16bit的SRAM(CY7C1021V33) FLASH 1枚：256K×16bit 的 FLASH存储器(AM39VF400A) 接口2个：用于仿真的JTAG测试总线控制器和一个连接到PC机并口的主机端接口HPI 信号采集和输出端口：麦克风/耳机音频接口 a．DSP芯片 DSK 支持TMS320VC5402 DSP，工作频率可以高达100MHz，工作的核电压为1.8V，I/O 电压为3.3V b外部数据存储器 DSK提供了64字SRAM。可以使用的外部数据存储器的大小取决于DROM 的设置。如果DROM＝0，那么0x4000~0xFFFF（48K words）的空间是外部存储器(FLASH 或SRAM)。如果DROM＝1，外部存储器只能使用0x4000~0xEFFF。 是否可